积体电路

摘要

本发明提供一种积体电路，包括一电路模组，其具有耦接至一对电源供应节点之间的复数个主动元件；一反耦合电容模组，耦接至上述电路模组，上述反耦合电容模组包括复数个金属-电容-金属电容，以串联方式耦接于上述对电源供应节点之间，其中介于上述电源供应节点之间的电压系经由于上述复数个金属-电容-金属电容分压，因而降低施加于上述复数个金属-电容-金属电容的电压应力。

主权项

一种积体电路，包括：一电路模组，其具有耦接至一对电源供应节点之间的复数个主动元件；以及一反耦合电容模组，耦接至该电路模组，该反耦合电容模组包括复数个金属-电容-金属电容，以串联方式耦接于该对电源供应节点之间，其中介于该电源供应节点之间的电压系经由于该复数个金属-电容-金属电容分压，因而降低施加于该复数个金属-电容-金属电容的电压应力，其中该反耦合电容模组系形成于一介电层中，该介电层系介于一元件基板和形成于该元件基板上的一金属内连线层之间形成，该金属内连线层具有复数个内连线，以提供该电源供应节点，且其中每一个该复数个金属-电容-金属电容的一底电极系藉由形成于该元件基板上之一横向导电物耦接至少一部分的该金属内连线层。如申请专利范围第1项所述之积体电路，其中该电路模组包括一记忆体阵列。如申请专利范围第2项所述之积体电路，其中该记忆体阵列为动态随机存取记忆体晶胞阵列。如申请专利范围第1项所述之积体电路，其中每一个该金属-电容-金属电容系与一电阻并联。如申请专利范围第4项所述之积体电路，其中该电阻为多晶矽电阻。如申请专利范围第1项所述之积体电路，其中该各别的横向导电物藉由形成于该介电层中的复数个导电介层孔插塞耦接至该反耦合电容模组的复数个该底电极和该金属内连线层。如申请专利范围第1项所述之积体电路，其中每一个该各别的横向导电物包括一多晶矽层，其上具有一矽化物区，其中该矽化物区系藉由形成于该介电层中的复数个导电介层孔插耦接至该反耦合电容的复数个该底电极和该金属内连线层。如申请专利范围第7项所述之积体电路，其中该各别的横向导电物系形成于一浅沟槽隔绝物上，该浅沟槽隔绝物系形成于该元件基板中。如申请专利范围第1项所述之积体电路，其中每一个该横向导电物包括形成于该元件基板上的一矽化物区，且复数个该横向导电物系藉由形成于复数个该横向导电物之间的一隔绝区彼此隔离。如申请专利范围第1项所述之积体电路，其中每一个该横向导电物包括形成于该元件基板与该反耦合电容之间的一接触插塞，其中该反耦合电容的该底电极系与该接触插塞接触，且该接触插塞藉由形成于该介电层中的复数个导电介层孔插耦接至该金属内连线层。如申请专利范围第10项所述之积体电路，其中该接触插塞系形成于复数个矽化物区上，而复数个该矽化物区系形成于该元件基板的一上表面上，其中复数个该各别的矽化物区系藉由形成于复数个该矽化物区之间的一隔绝区彼此隔离。如申请专利范围第1项所述之积体电路，其中该反耦合电容模组系由两个反耦合电容组成。如申请专利范围第1项所述之积体电路，其中该反耦合电容模组包括三个或多个反耦合电容。一种积体电路，包括：一个或多个电路模组；一个或多个反耦合电容模组，耦接至一个或多个该电路模组，其中每一个该反耦合电容模组包括：一第一节点，耦接至该电路模组的一第一电路模组连接点；一第二节点，耦接至该电路模组的一第二电路模组连接点；以及复数个金属-电容-金属电容，以串联方式耦接于该第一节点和该第二节点之间，因而对该第一节点和该第二节点之间且跨于该复数个金属-电容-金属电容的电压差分压，因而降低施加于该复数个金属-电容-金属电容的电压应力，其中一个或多个该反耦合电容模组系形成于一介电层中，该介电层系介于一元件基板和形成于该元件基板上的一金属内连线层之间形成，该金属内连线层具有复数个内连线，以提供该电源供应节点，且其中每一个该复数个金属-电容-金属电容的一底电极系藉由形成于该元件基板上之一横向导电物耦接至少一部分的该金属内连线层。如申请专利范围第14项所述之积体电路，其中该第一节点系耦接至一第一电压，而该第二节点系耦接至一第二电压。如申请专利范围第15项所述之积体电路，其中该第一电压为一正电源电压，且该第二电压为一接地电压。如申请专利范围第14项所述之积体电路，其中该电路模组包括一嵌入式动态随机存取记忆体晶胞阵列。如申请专利范围第14项所述之积体电路，更包括一多晶矽电阻，与每一个该金属-电容-金属电容并联。如申请专利范围第14项所述之积体电路，其中每一个该金属-电容-金属电容的一底电极系耦接至一矽化物区，该矽化物区系电性耦接至形成于金属-电容-金属电容上方的一第一金属内连线层。