在DSP+FPGA架构中提高信号实时模式识别处理速度的系统及方法

摘要

本发明涉及一种在DSP+FPGA架构中提高信号实时模式识别处理速度的系统及方法。本发明的系统结构为用DSP、FPGA、SDRAM和FLASH这4个硬件芯片(组)搭建的信号实时模式识别核心。其中DSP作为主处理芯片，FPGA作为协处理芯片，SDRAM作为主存储器，提供DSP工作时的内存支持，FLASH作为辅助存储器。本发明中的DSP采用多线程来配合整个信号处理流程，一共实现4个线程，分别为主线程、信号采集、信号处理和结果处理线程。该方法改善了系统数据处理的并行性，提高了系统的信号处理速度，为嵌入式实时高速信号模式识别系统提供了一种基于DSP+FPGA架构的解决方案。

主权项

一种在DSP+FPGA架构中提高信号实时模式识别处理速度的方法，该方法采用的系统结构为：用DSP、FPGA、SDRAM和FLASH 4个芯片搭建成信号实时模式识别核心，其中DSP作为主处理芯片，FPGA作为协处理芯片，SDRAM作为主存储器，提供DSP工作时的内存支持，FLASH作为辅助存储器；DSP、FPGA、SDRAM和FLASH均连接在DSP的EMIF总线上，方便它们互相进行数据交互，其特征在于整个信号处理流程为：(1)信号采集，由DSP完成；(2)信号预处理和特征提取，由DSP完成；(3)神经网络分类，由FPGA完成；(4)处理分类结果，由DSP完成；所述信号预处理和特征提取是在所述DSP中使用信号处理线程来完成，其流程为：a.判断输入信号队列是否为空，若为空，则继续判断；否则进入步骤b；b.从输入信号队列中读出一组输入信号；c.对输入信号进行预处理；d.检测输入信号中的感兴趣目标，这些目标就是需要进行模式识别的主体；e.判断还未处理的感兴趣目标的数量，若数量大于0，则进入步骤f；否则回到步骤a；f.对一个未处理的感兴趣目标，对其进行特征提取；g用步骤f中提取到的特征数据生成特征包；f.触发DSP和FPGA之间的增强型直接存储器访问EDMA，将特征包通过EMIF总线传递给FPGA，然后回到步骤e；所述神经网络分类是用所述FPGA来完成，其流程为：A.系统启动时，所述FPGA从FLASH中通过EMIF总线读入神经网络的权值数据，由FPGA内的权值初始化模块完成这一工作；B.在所述DSP触发EDMA发送特征包数据给FPGA时，FPGA由RAM和RAM控制模块来接收这些数据，其中RAM模块接收EMIF数据线上的数据，RAM控制模块接收EMIF地址线和控制线上的信号，产生RAM的写地址供RAM模块使用；C.接收到DSP发送来的特征包数据后，FPGA内的神经网络分类器模块从RAM模块中读出这些特征包数据，进行神经网络分类后将结果送回RAM模块中，在此过程中，神经网络分类器模块需要用到权值初始化模块中的权值，同时RAM控制模块负责协调和控制RAM的读写状态以及提供RAM的读写地址；D.当DSP需要读出FPGA中的分类结果时，FPGA由RAM和RAM控制模块来发送这 些数据，其中RAM模块将数据发送到EMIF数据线上，RAM控制模块接收EMIF地址线和控制线上的信号，产生RAM的读地址供RAM模块使用。