带组合逻辑通路的寄存器

摘要

本实用新型涉及带组合逻辑通路的寄存器，包括寄存器、多路选择器、第一锁存器、第二锁存器、传输门、第一与门、第二与门、非门。通过上述数字电路器件形成一个同时具备时序和组合逻辑功能的单元，将增加设计的灵活性，使得电路在流片完成以后，仍然可以通过硬件或者软件的方式配置。根据不同时钟频率和应用要求，调整该结构为时序逻辑或者组合逻辑，可以重新定义数据通路的结构和长度、流水线的结构等等。

主权项

带组合逻辑通路的寄存器，其特征在于：包括多路选择器、第一锁存器、第二锁存器、传输门、第一与门、第二与门、非门；多路选择器的输入端分别连接第二锁存器输出端、外部使能信号端口、外部数据信号端口；第一锁存器的输出端通过传输门与第二锁存器连接，第一锁存器的输入端连接第二与门的输出端；所述第二与门的两个输入端分别连接外部使能信号端口、外部数据信号端口;第一与门的两个输入端分别连接外部使能信号端口、时钟信号端口；第一与门的输出端与非门输入端连接；非门的输入端与输出端分别与传输门连接。