４Ｆ平方自动对准鳍底电极场效应电晶体驱动相变化记忆体

摘要

本发明系有关于记忆胞阵列装置及其制造方法。在此所述之记忆胞包含记忆元件，而其包含可程式化电阻材料及自动对准底电极。在较佳实施例中，此记忆胞之面积系为4F2，而F为用以制造此记忆胞之微影制程的特征尺寸，F等于最小特征尺寸。在此所述的记忆胞阵列包含以交会阵列排列的记忆胞，此阵列具有复数条字元线与源极线各自沿着一第一方向平行排列，并具有复数条位元线沿着一第二方向平行排列，其中第二方向系垂直于第一方向。

主权项

一记忆胞阵列位于一半导体基板之上，该阵列包含：复数条字元线位于该半导体基板之上，且沿着一第一方向平行延伸，而该些字元线具有字元线宽度以及对应之侧壁表面；一侧壁介电层位于该些侧壁表面之上；复数对掺杂区域位于该基板中且介于二相邻字元线之间，其中各对掺杂区域包含对应之第一与第二掺杂区域；复数个底电极包含电极材料位于该侧壁介电层之上，而第一及第二底电极系介于相邻字元线间的复数个底电极中，而其具有底表面与对应的第一及第二掺杂区域电性接触，并具有顶表面；复数个记忆元件包含一可程式化电阻材料，而该记忆元件与对应的底电极之顶表面电性接触；复数个顶电极结构位于该复数个记忆元件中之该些记忆元件之上并与该些记忆元件电性接触，该顶电极结构具有沿着一第二方向延伸之侧壁，该第二方向系垂直于该第一方向，而其中该复数个底电极中之该些底电极具有与对应之该些顶电极结构之侧壁对准之侧壁；其中该记忆元件与该顶电极结构及该底电极两者皆垂直地对准；以及复数个介电隔离结构，其中该些介电隔离结构系隔离对应之第一与第二掺杂区域对与相邻的字元线。如申请专利范围第1项所述之记忆胞阵列，其中该底电极小于一相邻字元线之该字元线宽度一半之宽度。如申请专利范围第1项所述之记忆胞阵列，更包含：复数个第三掺杂区域其位于该基板中并相邻于对应之字元线，该第三掺杂区域系组态为存取电晶体之源极终端，该存取电晶体包含一字元线做为闸极、以及该第一与第二掺杂区域之一做为汲极。如申请专利范围第3项所述之记忆胞阵列，其中该记忆胞阵列之记忆胞包含(a)一存取电晶体、(b)该第一及第二底电极之一做为底电极、(c)一记忆元件、以及(d)一顶电极结构，使得该记忆胞被安置于一交会阵列中。如申请专利范围第4项所述之记忆胞阵列，更包含：复数条位元线其包含该复数个顶电极结构中之顶电极结构，该位元线系与该第二方向平行而延伸，其中相邻之位元线系以一第一分隔距离而隔离，该些位元线具有位元线宽度；该复数条字元线中之相邻字元线系以一第二分隔距离而隔离；在该记忆胞阵列中之记忆胞具有一记忆胞面积，该记忆胞面积沿着该第一方向具有一第一侧边、而沿着该第二方向具有一第二侧边，该第一侧边之长度系等于该字元线宽度与该第二分隔距离，且该第二侧边之长度系等于该位元线宽度与该第一分隔距离。如申请专利范围第5项所述之记忆胞阵列，其中该第一侧边长度等于一特征尺寸F之两倍，以及该第二侧边长度等于该特征尺寸F之两倍，使得该记忆胞面积等于约4F2。如申请专利范围第4项所述之记忆胞阵列，更包含：复数个位元线位于该复数个顶电极结构之顶电极结构之上并与其电性接触，该位元线在该第二方向平行延伸，其中相邻的位元线被一第一分隔距离所分隔，该位元线具有位元宽度；在该复数个字元线中相邻的字元线被一第二分隔距离所分隔；在记忆胞阵列之记忆胞具有一记忆胞面积，而该记忆胞面积具有沿着该第一方向之一第一侧边以及沿着该第二方向之一第二侧边，该第一侧边具有等于该字元线宽度及该第二分隔距离之一长度，而该第二侧边具有等于该位元线宽度及该第一分隔距离之一长度。如申请专利范围第7项所述之记忆胞阵列，其中该第一侧边长度等于一特征尺寸F之两倍，以及该第二侧边长度等于该特征尺寸F之两倍，使得该记忆胞面积等于约4F2。如申请专利范围第1项所述之记忆胞阵列，其中在该复数个字元线之字元线上覆盖一第一介电层，并包含一第一导电层在该第一介电层之上，以及一第二导电层在该第一导电层之上。如申请专利范围第9项所述之记忆胞阵列，其中该第一介电层包含二氧化矽，该第一导电层包含掺杂多晶矽，且该第二导电层包含矽化物。如申请专利范围第1项所述之记忆胞阵列，其中该侧壁介电层包含氮化矽。如申请专利范围第1项所述之记忆胞阵列，其中该可程式化电阻材料具有至少二固态相其可藉由一电流而可逆地诱发。如申请专利范围第1项所述之记忆胞阵列，其中该可程式化电阻材料具有至少二固态相其可藉由施加一电压于该掺杂区域与该顶电极之间而可逆地诱发。如申请专利范围第1项所述之记忆胞阵列，其中该可程式化电阻材料具有至少二固态相，包含一大致非晶相与一大致结晶相。如申请专利范围第1项所述之记忆胞阵列，其中该可程式化电阻材料包含一合金，其包含由锗、锑、碲所形成之组合。如申请专利范围第1项所述之记忆胞阵列，其中该可程式化电阻材料包含由选自以下群组之二者以上材料所组合之合金：锗、锑、碲、硒、铟、钛、镓、铋、锡、铜、钯、铅、银、硫与金。如申请专利范围第2项所述之记忆胞阵列，其中该顶与底电极包含选自下列群组之一元素：钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、钌、及其合金。如申请专利范围第1项所述之记忆胞阵列，其中该底电极包含钛与氮。如申请专利范围第1项所述之记忆胞阵列，其中该底电极包含钽与氮。一种用以在一半导体基板上制造一记忆胞阵列之方法，包含：形成复数条字元线位于该半导体基板之上且沿着一第一方向平行延伸，而该些字元线具有字元线宽度以及对应之侧壁表面；形成一侧壁介电层位于该些侧壁表面之上；形成复数对掺杂区域位于该基板中且介于二相邻字元线之间之，其中各对掺杂区域包含对应之第一与第二掺杂区域；形成复数个底电极包含电极材料位于该侧壁介电层之上，而第一及第二底电极系介于相邻字元线间的复数个底电极中，而其具有底表面与对应的第一及第二掺杂区域电性接触，并具有顶表面；形成复数个记忆元件包含一可程式化电阻材料，而该记忆元件与对应的底电极之顶表面电性接触；形成复数个顶电极结构位于该复数个记忆元件中之该些记忆元件之上并与该些记忆元件电性接触，该顶电极结构具有沿着一第二方向延伸之侧壁，该第二方向系垂直于该第一方向，而其中该复数个底电极中之该些底电极具有与对应之该些顶电极结构之侧壁对准之侧壁；其中该记忆元件与该顶电极结构及该底电极两者皆垂直地对准；以及形成复数个介电隔离结构，其中该些介电隔离结构系隔离对应之第一与第二掺杂区域对与相邻的字元线。如申请专利范围第20项所述之方法，更包含：形成复数个第三掺杂区域其位于该基板中并相邻于对应之字元线，该第三掺杂区域系组态为存取电晶体之源极终端，该存取电晶体包含一字元线做为闸极、以及该第一与第二掺杂区域之一做为汲极。如申请专利范围第21项所述之方法，其中该记忆胞阵列之记忆胞包含(a)一存取电晶体、(b)该第一及第二底电极之一做为底电极、(c)一记忆元件、以及(d)一顶电极结构，使得该记忆胞被安置于一交点阵列中。如申请专利范围第21项所述之方法，更包含：形成复数条位元线其包含该复数个顶电极结构中之顶电极结构，该位元线系与该第二方向平行而延伸，其中相邻之位元线系以一第一分隔距离而隔离，该些位元线具有位元线宽度；该复数条字元线中之相邻字元线系以一第二分隔距离而隔离；在该记忆胞阵列中之记忆胞具有一记忆胞面积，该记忆胞面积沿着该第一方向具有一第一侧边、而沿着该第二方向具有一第二侧边，该第一侧边之长度系等于该字元线宽度与该第二分隔距离，且该第二侧边之长度系等于该位元线宽度与该第一分隔距离。如申请专利范围第23项所述之方法，其中该第一侧边长度等于一特征尺寸F之两倍，以及该第二侧边长度等于该特征尺寸F之两倍，使得该记忆胞面积等于约4F2。如申请专利范围第22项所述之方法，更包含：形成复数个位元线位于该复数个顶电极结构之顶电极结构之上并与其电性接触，该位元线在该第二方向平行延伸，其中相邻的位元线被一第一分隔距离所分隔，该位元线具有位元宽度；在该复数个字元线中相邻的字元线被一第二分隔距离所分隔；在记忆胞阵列之记忆胞具有一记忆胞面积，而该记忆胞面积具有沿着该第一方向之一第一侧边以及沿着该第二方向之一第二侧边，该第一侧边具有等于该字元线宽度及该第二分隔距离之一长度，而该第二侧边具有等于该位元线宽度及该第一分隔距离之一长度。如申请专利范围第25项所述之方法，其中该第一侧边长度等于一特征尺寸F之两倍，以及该第二侧边长度等于该特征尺寸F之两倍，使得该记忆胞面积等于约4F2。如申请专利范围第20项所述之方法，其中在该基板中形成复数对掺杂区域之步骤包含：形成复数个掺杂区域，藉由使用该复数条字元线做为遮罩而布植掺杂物于该基板中；以及蚀刻该复数个掺杂区域，以形成对应之第一与第二掺杂区域。如申请专利范围第20项所述之方法，其中在该基板中形成复数对掺杂区域之步骤包含：形成复数个掺杂区域，藉由使用该复数条字元线做为遮罩而进行选择性磊晶成长；以及蚀刻该复数个掺杂区域，以形成对应之第一与第二掺杂区域。一种在一半导体基板上制造一记忆胞阵列之方法，包含：形成一闸极介电层于该基板上，形成一第一导电层于该闸极介电层之上，形成一第二介电层于该第一导电层之上，图案化复数条光阻于该第二介电层之上，其中相邻之光阻条系被一分隔距离所分隔，该些光阻条系沿着第一方向而平行延伸，该些光阻条具有一条宽度；蚀刻该第一导电层与该第二介电层以外露该闸极介电层未被该些光阻条所覆盖之部分，进而形成复数条字元线沿着该第一方向而平行延伸，该字元线具有对应之侧壁表面；形成复数个第一掺杂区域于该基板中，藉由使用该些字元线做为遮罩；形成一第三介电层于该些字元线之上以及该闸极介电层之外露部分之上；针对该第三介电层进行非等向性蚀刻，以形成复数个第一字元线结构，该些被包覆的字元线结构系在期间定义复数个沟槽，其中该复数个字元线结构中被包覆之字元线结构系包含：(a)该复数条字元线中之一字元线、(b)位于该字元线之侧壁表面上之介电侧壁子、(c)一介电罩于该字元线之上；形成复数个第二掺杂区域于该基板之上或该基板之中的沟槽之中，藉由使用该些字元线结构做为遮罩；形成一底电极层于该些字元线结构之上、以及在该复数个沟槽中的隔沟槽之一中；蚀刻该底电极层与该隔沟槽之一中之第二掺杂区域，进而从该底电极层中形成底电极结构对，并从该些第二掺杂区域形成掺杂区域对，该些掺杂区域对包含对应之第三与第四掺杂区域介于相邻之字元线结构之间，该些底电极结构对包含对应之第一与第二底电极结构于相邻之字元线结构之间且具有底表面电性接触至对应之第三与第四掺杂区域，该底电极结构具有上表面；形成一可程式化电阻记忆材料层于该底电极结构之上表面上；形成一位元线材料层于该可程式化电阻记忆材料层之上；以及蚀刻形成复数条位元线以及复数个底电极，进而形成一记忆胞阵列，该些底电极包含该第一与第二底电极结构之一之一部分，该些位元线具有沿着一第二方向平行延伸之侧壁，该第二方向系垂直于该第一方向，该些底电极具有与该对应位元线之侧壁对准之侧壁，且其中该记忆元件与该顶电极结构及该底电极两者皆垂直地对准。