| 主权项 |
一种包含一基底的积体电路，其包含：一记忆体阵列，其位于该基底之一第一区域上，包含单一电晶体的介电电荷捕捉记忆胞，该些记忆胞系被布置为一个分离位元线架构以用于随机存取读取、抹除及程式化操作；以及控制电路于该基底之一第二区域上且被耦接至该记忆体阵列，该控制电路包含逻辑及偏压电路其具有随机存取读取、抹除及程式化模式，其中于该抹除模式下系偏压一被选取的记忆胞以产生电洞穿隧以设定该选取之记忆胞内的一抹除临界状态，且于程式化模式下系偏压一被选取的记忆胞以产生电子穿隧以设定该选取之记忆胞内的一程式化临界状态。如申请专利范围第1项所述之积体电路，其中该基底之该第一区域包含一绝缘层，且该记忆体阵列包含：复数对半导体源极/汲极线于该绝缘层之上，该复数对半导体源极/汲极线系具有一第一导电态且分别包含一第一线于一第一侧以及一第二线于一第二侧；复数条字元线于该复数对半导体源极/汲极线之上；一半导体主体阵列于该绝缘层之上且具有一第二导电态，其包含各自的通道区域于相对应之该对半导体源极/汲极线之间；以及一电荷捕捉结构阵列位于该些字元线及复数个半导体主体之间，该电荷捕捉结构阵列包含复数个记忆胞，该些记忆胞系被平行地连接于相对应之该对半导体源极/汲极线的该些第一及第二线之间，该电荷捕捉结构系被采用以被程式化及被抹除以储存资料。如申请专利范围第2项所述之积体电路，其中该半导体主体阵列包含复数个半导体主体线各自的部份于相对应之该对半导体源极/汲极线内的该些第一及第二线之间。如申请专利范围第2项所述之积体电路，其中于该半导体主体阵列之该些半导体主体系被电性耦接至相对应之该对源极/汲极线的该第一线。如申请专利范围第2项所述之积体电路，其中该复数对中的半导体源极/汲极线与该复数对中其它半导体源极/汲极线对之间系被绝缘材料分隔。如申请专利范围第1项所述之积体电路，其中该控制电路包含一更新模式以周期性地更新于该阵列内之该些记忆胞的临界状态。如申请专利范围第1项所述之积体电路，其中该程式化模式包含施加调整偏压至被选取之复数个记忆胞以诱发Fowler－Nordheim电子穿隧，且该枺除模式系包含施加调整偏压至被选取之复数个记忆胞以诱发Fowler－Nordheim电洞穿隧。如申请专利范围第1项所述之积体电路，其中该电荷捕捉结构包含一穿隧层、一电荷捕捉层以及一阻挡层，该穿隧层具有一约1.5奈米或更薄的有效氧化层厚度。如申请专利范围第1项所述之积体电路，其中该电荷捕捉结构包含一穿隧层、一介电电荷捕捉层以及一介电阻挡层，该穿隧层包含一第一层，其具有一电洞穿隧障碍高度，一第二层，其电洞穿隧障碍高度系小于该第一层，以及一第三层，其电洞穿隧障碍高度系大于该第二层。如申请专利范围第1项所述之积体电路，其中该程式化模式包含施加一调整偏压至一被选取的记忆胞，其包含施加一正字元线程式化偏压至与该被选取的记忆胞耦接之一被选取的字元线，且包含施加一负位元线程式化偏压至一被选取的位元线，该被选取的位元线系被耦接至该被选取的记忆胞，且其中该正字元线程式化偏压具有一强度，该强度对于被耦接至该被选取的字元线之其它记忆胞的记忆体状态而言无法造成干扰，且该负位元线程式化偏压具有一强度，该强度对于被耦接至该被选取的位元线之其它记忆胞的记忆体状态而言无法造成干扰。如申请专利范围第1项所述之积体电路，其中该抹除模式包含施加一调整偏压至一被选取的记忆胞，其包含施加一负字元线抹除偏压至与该被选取的记忆胞耦接之一被选取的字元线，且包含施加一正位元线抹除偏压至一被选取的位元线，该被选取的位元线系被耦接至该被选取的记忆胞，且其中该负字元线抹除偏压具有一强度，该强度对于被耦接至该被选取的字元线之其它记忆胞的记忆体状态而言无法造成干扰，且该正位元线抹除偏压具有一强度，该强度对于被耦接至该被选取的位元线之其它记忆胞的记忆体状态而言无法造成干扰。如申请专利范围第1项所述之积体电路，其中该程式化模式包含施加一调整偏压至一被选取的记忆胞，其包含施加一约为＋VPGM/2的偏压至一与该被选取的记忆胞耦接之被选取的字元线，以及施加一约为－VPGM/2的偏压至一与该被选取的记忆胞耦接之被选取的位元线，且又施加约为接地电压至未被选取的字元线及位元线。如申请专利范围第1项所述之积体电路，其中该抹除模式包含施加一调整偏压至一被选取的记忆胞，其包含施加一约为一VERS/2的偏压至一与该被选取的记忆胞耦接之被选取的字元线，以及施加一约为＋VERS/2的偏压至一与该被选取的记忆胞耦接之被选取的位元线，且又施加约为接地电压至未被选取的字元线及位元线。一种包含一基底的积体电路，其包含：一第一记忆体阵列，其位于该基底之一第一区域上，包含非挥发性单一电晶体的介电电荷捕捉记忆胞，该些记忆胞系被布置为一个分离位元线架构以用于随机存取读取、抹除及程式化操作；一第二记忆体阵列，其位于该基底之一第二区域上，包含挥发性单一电晶体的介电电荷捕捉记忆胞，该些记忆胞系被布置为一个分离位元线架构以用于随机存取读取、抹除及程式化操作；以及控制电路于该基底之一第三区域上且被耦接至该第一及该第二记忆体阵列，该控制电路包含用于该第一及该第二记忆体阵列之逻辑及偏压电路其具有随机存取读取、抹除及程式化模式，其中于该抹除模式下系偏压一被选取的记忆胞以产生电洞穿隧以设定该选取之记忆胞内的一抹除临界状态，且于程式化模式下系偏压一被选取的记忆胞以产生电子穿隧以设定该选取之记忆胞内的一程式化临界状态，且包含用于具有一更新模式之该第二记忆体阵列的逻辑及偏压电路。如申请专利范围第14项所述之积体电路，其中该基底之该第一区域包含一第一绝缘层，且该第一记忆体阵列包含：复数对第一半导体源极/汲极线于该第一绝缘层之上，该复数对第一半导体源极/汲极线系具有一第一导电态且分别包含一第一线于一第一侧以及一第二线于一第二侧；复数条第一字元线，其覆盖于该复数对第一半导体源极/汲极线；一第一半导体主体阵列于该第一绝缘层之上且具有一第二导电态，包含各自的通道区域于相对应之该对第一半导体源极/汲极线之间；以及一第一电荷捕捉结构阵列位于该些第一字元线及复数个第一半导体主体之间，该第一电荷捕捉结构阵列包含复数个第一记忆胞，该些第一记忆胞系被平行地连接于该相对应之该对第一半导体源极/汲极线的该些第一及第二线之间，于该第一记忆体阵列之该第一电荷捕捉结构系包含一穿隧层、一介电电荷捕捉层以及一介电阻挡层，该穿隧层包含一第一层，其具有一电洞穿隧障碍高度，一第二层，其电洞穿隧障碍高度系小于该第一层，以及一第三层，其电洞穿隧障碍高度系大于该第二层；其中该基底之该第二区域包含一第二绝缘层，且该第二记忆体阵列包含：在该第二绝缘层上之复数对第二半导体源极/汲极线，该复数对第二半导体源极/汲极线系具有一第三导电态且分别包含一第三线于一第三侧以及一第四线于一第四侧；复数条第二字元线于该复数对第二半导体源极/汲极线之上；一第二半导体主体阵列于该第二绝缘层上且具有一第四导电态，包含各自的些通道区域于相对应之该对第二半导体源极/汲极线之间；以及一第二电荷捕捉结构阵列位于该些第二字元线及复数个第二半导体主体之间，该第二电荷捕捉结构阵列包含复数个第二记忆胞，该些第二记忆胞系被平行地连接于该相对应之该对第二半导体源极/汲极线的该些第三及第四线之间，于该第二记忆体阵列之该第二电荷捕捉结构包含一穿隧层、一电荷捕捉层以及一阻挡层，该穿隧层具有一约1.5奈米或更薄之厚度的有效氧化层。一种包含一基底的积体电路，其包含：一分离位元线记忆体阵列，其包含单一电晶体之复数个介电电荷捕捉记忆胞，其中该介电电荷捕捉记忆胞包含一介电电荷捕捉层及一闸极介电层，该介电电荷捕捉层系连接该记忆胞之闸极且该闸极介电层系连接一通道；以及与该分离位元线记忆体阵列耦接之一控制电路，该控制电路包含具有随机存取读取、抹除及程式化模式的逻辑及偏压电路，其中于该抹除模式下系偏压一被选取的记忆胞以设定该选取之记忆胞内的一抹除临界状态，且于程式化模式下系偏压一被选取的记忆胞以设定该选取之记忆胞内的一程式化临界状态。如申请专利范围第16项所述之积体电路，其中该基底包含一绝缘层，且该分离位元线记忆体阵列包含：在该绝缘层上之复数对半导体源极/汲极线，该复数对半导体源极/汲极线系具有一第一导电态且分别包含一第一线于一第一侧以及一第二线于一第二侧；复数条字元线于该复数对半导体源极/汲极线之上；一半导体主体阵列于该绝缘层之上且具有一第二导电态，其包含各自的通道区域于相对应之该对半导体源极/汲极线之间；及一电荷捕捉结构阵列位于该些字元线及复数个半导体主体之间，该电荷捕捉结构阵列包含复数个记忆胞，该些记忆胞系被平行地连接于该相对应之该对半导体源极/汲极线的该些第一及第二线之间，该电荷捕捉结构系被采用以被程式化及被抹除以储存资料。如申请专利范围第17项所述之积体电路，其中该半导体主体阵列包含复数个半导体主体线各自的部份于相对应之该对半导体源极/汲极线内的该些第一及第二线之间。如申请专利范围第17项所述之积体电路，其中于该半导体主体阵列之该些半导体主体系被电性耦接至相对应之该对源极/汲极线的该第一线。如申请专利范围第17项所述之积体电路，其中该复数对中的半导体源极/汲极线与该复数对中其它半导体源极/汲极线对之间系被绝缘材料分隔。如申请专利范围第16项所述之积体电路，其中该程式化模式包含施加调整偏压至被选取之记忆胞以诱发闸极的电子注入至该电荷捕捉层。如申请专利范围第16项所述之积体电路，其中该电荷捕捉层包含富含矽的氮化物。如申请专利范围第16项所述之积体电路，其中该闸极介电层包含一氧化矽层或一氮氧化矽层。 |
