具有以基板沟槽中间隔物形成的浮动闸极之非挥发性记忆单元阵列

摘要

为减小藉由一含给定数目快闪记忆单元之阵列所占据的积体电路面积，沿较佳以掺杂多晶矽间隔物形成的基板沟槽之侧壁来置放浮动闸极电荷储存元件。举例而言，一双浮动闸极记忆单元阵列包含具有此结构的单元。一记忆单元NAND阵列系此单元结构之一应用的另一范例。该等记忆单元及阵列结构广泛应用于各种特定NOR与NAND记忆单元阵列架构。

主权项

一种形成于半导体材料上的非挥发性记忆体，其包括：一矩形沟槽阵列，其系沿横跨该半导体材料之一顶部表面的彼此正交之第一及第二方向延伸至该半导体材料之该顶部表面中，个别沟槽在该第一方向上具有一断面形状，其包含若干第一相对壁，该等第一相对壁实质上垂直于该顶部表面并藉由实质上平行于该顶部表面之一底部表面在其底部接合，该个别沟槽在该第二方向上具有一断面形状，其包含在顶部及底部表面之间延伸的第二相对壁，一对电荷储存元件，其系形成为沿个别沟槽之该等第一相对壁的间隔物，该等沟槽具有在其间于该第一方向上但不延伸至该第一方向上的该等沟槽以外超出该等第一相对壁的空间，该电荷储存元件对在该个别沟槽之第二相对壁间与在该第二方向上延伸，至少第一导电控制闸极，其系采用一方式置放在该第一方向上的该等电荷储存元件之间的该等沟槽内以个别地电场耦合于该沟槽中的该等电荷储存元件之至少一者，并且利用一介电质而自该沟槽之该底部表面中分离，该等第一导电控制闸极系连接于在该第二方向上延伸的第一导电控制线，以及离子扩散区，其系定位在该半导体材料内至少在第一方向上的该电荷储存元件对间的该等个别沟槽之该底部表面处，该等沟槽之该离子扩散区沿该第二方向连接在一起以作为位元线。如请求项1之记忆体，其另外包括第二导电控制闸极，其系置放在该第一方向上的该等沟槽之间的该顶部表面之区域上并且连接于在该第一方向上延伸之第二控制线。如请求项2之记忆体，其中该等第二导电控制闸极系电场与该半导体材料耦合于该横跨该顶部表面之该等区域以形成该第一方向上的该等沟槽之间的选择电晶体。如请求项1之记忆体，其中该等第一导电控制闸极系电场耦合于该等个别沟槽中的该等电荷储存元件之一者但不电场耦合于另一者，而且另外包括第二导电控制闸极，其系采用一方式置放在该第一方向上的该等电荷储存元件之间的该等沟槽内以个别地电场耦合于该沟槽中的该另一电荷储存元件但不电场耦合于该一者，该等第二导电控制闸极系连接于在该第二方向上延伸的第二导电控制线。如请求项1之记忆体，其中该等电荷储存元件包含导电浮动闸极。如请求项1之记忆体，其中该等电荷储存元件系包含在该等沟槽内于该顶部表面处或下面。如请求项2之记忆体，其中该等电荷储存元件采用一方式延伸至该顶部表面上的该等沟槽以外以电场耦合于该等第二导电控制闸极。如请求项7之记忆体，其中该等第二导电控制闸极系亦电场与该半导体材料耦合于该表面之该等区域，以形成该第一方向上的该等沟槽之间的选择电晶体，并且该等第二控制线在该第一方向上延伸。如请求项1之记忆体，其另外包括置放在该第二方向上的邻近沟槽之间之该半导体材料内的屏蔽而且电连接于置放成在其上传递的该等第一控制线。如请求项1之记忆体，其额外地包括置于沿着位在该第二方向上之该沟槽之间的该顶部表面之该半导体材料内之额外离子扩散区域。一种形成于一半导体材料上的非挥发性记忆体，其包括：一矩形沟槽阵列，其系沿横跨该半导体材料之一顶部表面彼此正交的第一及第二方向延伸至该半导体材料之该顶部表面中，该等个别沟槽具有藉由一实质上平面底部表面在一底部所接合的第一实质上平面相对壁之该第一方向上的一断面形状，该个别沟槽在该第二方向上具有一断面形状，其包含延伸在该顶部及底部表面之间的第二相对壁，两个浮动闸极，其系沿沟槽之该等第一相对壁置放在个别沟槽内，该等沟槽具有在其间而且不延伸至该等沟槽以外超出该第一方向上的该等第一相对壁之一第一介电层，其中该等浮动闸极系采用导电掺杂多晶矽而形成作为间隔物，一控制闸极，其系置放在该第一方向上的该两个浮动闸极之间的个别沟槽内而且具有在其间的一第二介电层，一第一组导电线，其具有在该第二方向上延伸的长度并且连接于沿该第二方向的该等控制闸极，离子扩散区，其系定位在该半导体材料内在该等个别沟槽之该等底部处，选择闸极，其系置放在该第一方向上的邻近沟槽之间的该顶部表面上而且在其间具有一第三介电层，该选择闸极系经由该第三介电层与该半导体材料之该顶部表面场耦合，以及一第二组导电线，其具有在该第一方向上延伸的长度并且与沿该第一方向的该等选择闸极连接，藉此该个别记忆单元阵列具有在该第一方向上的邻近沟槽之离子扩散区之间之该半导体材料中延伸的通道区。如请求项11之非挥发性记忆体，其中该等浮动闸极及控制闸极系包含在实质上与该顶部表面共同延伸的该等沟槽内。如请求项11之非挥发性记忆体，其中该等浮动闸极及控制闸极延伸至该等沟槽以外在该顶部表面上达一距离，即使得该等浮动闸极与该等选择闸极电场耦合的一足够距离。如请求项13之非挥发性记忆体，其中该等浮动闸极延伸至该等沟槽以外在该等选择闸极上达一距离。如请求项11之非挥发性记忆体，其另外包括导电屏蔽，其系置放在该第二方向上的该等沟槽之间并且在该半导体内至实质上与该沟槽阵列之深度而且与在其间的一第四介电层共同延伸的一深度，并且与该等导电屏蔽电连接，藉此在该第二方向上的该等浮动闸极之间提供电屏蔽。如请求项15之非挥发性记忆体，其中与该等导电屏蔽之该等电连接包含横跨该等导电屏蔽延伸并与其接触的该第一组导电线。如请求项11之非挥发性记忆体，其中该沟槽包括具有在该第二方向上延伸并在该第一方向上隔开的长度之该半导体材料中的连续通道，该等沟槽系沿其长度藉由置放在其间的一绝缘介电质而形成于该等连续通道内。如请求项14之非挥发性记忆体，其中该等选择闸极系实质上完全沿该等浮动闸极在该顶部表面上延伸的该距离延伸的该第二组导电线之一整体部分。如请求项14之非挥发性记忆体，其中该等选择闸极具有显着小于该等浮动闸极在该顶部表面上延伸的该距离之一厚度而且系藉由穿过该等浮动闸极在该顶部表面上延伸的该距离之导体连接至该第二组导电线。如请求项19之非挥发性记忆体，其中该等选择闸极与该第二组导电线之间的该等导体系与置放成与在该顶部表面上延伸的该等浮动闸极之上部边缘相对的表面而成形，该等表面与该顶部表面形成锐角。如请求项11之记忆体，其中该电荷储存元件对在该个别沟槽之该第二相对壁间的该第二方向上延伸。一种形成于一半导体材料上的非挥发性记忆体，其包括：一矩形沟槽阵列，其系沿横跨该半导体材料之一顶部表面彼此正交的第一及第二方向延伸至该半导体材料之该顶部表面中，该等个别沟槽具有藉由一实质上平面底部表面在一底部所接合的实质上平面第一相对壁之该第一方向上的一断面形状，该个别沟槽在该第二方向上具有一断面形状，其包含在该顶部及底部表面之间延伸的第二相对壁，两个电荷储存元件，其系沿个别沟槽之该等第一相对壁置放在个别沟槽内而且不延伸至该等沟槽以外超出该第一方向上的该等第一相对壁，其中该等电荷储存元件系为间隔物之形式，第一及第二控制闸极，其系置放在该第一方向上的该两个电荷储存元件之间的个别沟槽内，该第一控制闸极系电场耦合于一个别沟槽中的该等电荷储存元件之一者，而且该第二控制闸极系电场耦合于该沟槽中的该等电荷储存元件之另一者，一第一组导电线，其具有在该第二方向上延伸的长度并且连接于沿该第二方向的该等第一控制闸极，一第二组导电线，其具有在该第二方向上延伸的长度并且连接于沿该第二方向的该等第二控制闸极，以及离子扩散区，其系定位在该半导体材料内于该等个别沟槽之该等底部处而且沿该第一方向上的该等沟槽之间的该顶部表面。如请求项22之记忆体，其中该等电荷储存元件系导电浮动闸极。如请求项22之记忆体，其中该等电荷储存元件系置放成实质上完全在该顶部表面下面的该等沟槽内。如请求项22之记忆体，其中该电荷储存元件对在该个别沟槽之该第二相对壁之间的该第二方向上延伸。如请求项22之记忆体，其中一复数串联连接之记忆体单元串在横跨一复数之沟槽与在沿着该等串最大远离其离子扩散中的个别串中的第一及第二边界之该第一方向中形成，至少该第一边界个别地与各自的位元线连接。一种在一半导体基板上制成一非挥发性记忆单元阵列之方法，其包括：在该基板之一表面中形成一第一组沟槽，其系在一第一方向上隔开并在一第二方向上横跨该基板表面伸长，该等第一及第二方向系彼此正交，在该第一组沟槽之至少底部表面中沿其长度形成源极及汲极区，将第一材料等向性地沈积在该第一组沟槽上并至其中，采用一方式各向异性地移除该沈积的第一材料以留下沿该第一组沟槽之相对侧壁的间隔物，在其间于该第一方向上具有空间，其中该等间隔物变为该记忆单元阵列之电荷储存元件，以及形成导电第一控制闸极，其延伸在位于该等间隔物及导电第一控制闸极线间的该第一组沟槽中的该第二方向上，该导电第一控制闸极线在其与该第一控制闸极电连接的该第二方向上延伸。如请求项27之方法，其另外包括在该第二方向上的该第一组沟槽之间的该基板内形成导电屏蔽，并且其中形成该等导电控制闸极线包含形成在该等屏蔽上且与其电接触的该等线。如请求项28之方法，其中形成该等导电屏蔽包含在该第二方向上的该等第一组沟槽之间的该基板之该表面中形成一第二组沟槽，而且然后在该第二组沟槽中形成该等导电屏蔽。如请求项27之方法，其另外包括：在沈积该第一材料之前，在至少该第一方向上的该等沟槽之间形成一第二材料，然后沈积该第一材料于该第二材料上而且于该第一组沟槽上并至其中，采用一方式各向异性地移除该沈积的第一材料以留下沿该等沟槽之相对侧壁以及该等沟槽上的该第二材料之壁的间隔物，以及然后移除该沈积的第二材料，藉此留下在该基板之该表面上延伸一距离的该等间隔物。如请求项30之方法，其另外包括：在该第一方向上的该等沟槽之间的空间中形成导电第二控制闸极连同于该第一方向上在与其电连接之第二控制闸极上延伸的第二控制闸极线，该等第二控制闸极系形成为电场耦合于该第一方向上的该等沟槽之间的该基板表面以及电场耦合于在该基板之该表面上延伸一距离的该等电荷储存元件。如请求项31之方法，其中该等第二控制闸极及第二控制闸极线系藉由一共同程序形成为一单一结构。如请求项27之方法，其中沈积第一材料包含沈积多晶矽，其中所得多晶矽之电荷储存元件间隔物变为导电浮动闸极。如请求项27之方法，其中该导电第一控制闸极与导电第一控制闸极线之形成包括电连接该导电第一控制闸极与导电第一控制闸极线。如请求项27之方法，进一步包括在该第一方向及该沟槽外部形成选择闸极以及将该选择闸极连接至在该第一方向伸长及在该第二方向分隔之字元线。一种在一半导体基板上制成一非挥发性记忆单元阵列之方法，其包括：在该基板之一表面中形成沟槽，其系在一第一方向上隔开并在一第二方向上横跨该基板表面伸长，该等第一及第二方向系彼此正交，在该等沟槽之至少底部表面中沿其长度形成源极及汲极区，横跨该基板沈积第一多晶矽材料并将其沈积至该第一组沟槽中，采用一方式各向异性地移除该沈积的第一多晶矽材料以留下沿该等沟槽之相对侧壁的导电间隔物，其间于该第一方向上具有空间，在该等间隔物之间的该等空间中形成控制闸极，将该等间隔物分成浮动闸极，以及在该第一方向上的该等沟槽之间的该基板表面上形成选择闸极并将其连接至在该第一方向上伸长且在该第二方向上隔开的字线。一种在一半导体基板上制成一非挥发性记忆单元阵列之方法，其包括：在该基板之一表面中形成一第一组沟槽，其系在一第一方向上隔开并在一第二方向上横跨该基板表面伸长，该等第一及第二方向系彼此正交，在该第一组沟槽之至少底部表面中沿其长度形成源极及汲极区，横跨该基板沈积第一多晶矽材料并将其沈积至该第一组沟槽中，采用一方式各向异性地移除该沈积的第一多晶矽材料以留下沿相对侧壁在该第一组沟槽内的区，其并不延伸至该第一方向上的该等第一组沟槽以外而留下该第一方向上的该等多晶矽区之间的空间，在该第一组沟槽内的该等空间中形成第二多晶矽材料，在该第一方向上伸长并在该第二方向上隔开的该基板表面以及第一与第二多晶矽材料中形成一第二组沟槽，该第二组沟槽之一深度系实质上等于该第一组沟槽之一深度，藉此将该第一多晶矽之侧壁区分成个别浮动闸极，在该第二方向上的该等浮动闸极之间的该第二组沟槽中形成导电材料，形成导电材料带，其系在该第二方向上伸长并在该第一方向上隔开以在该第一组沟槽中的该第二多晶矽材料以及该第二组沟槽中的该导电材料上传递并与其接触，以及在该第一方向上的该第一沟槽之间的该基板表面上形成选择闸极并将其连接至在该第一方向上伸长且在该第二方向上隔开的字线。