发明名称 |
一种用于CMMB激励器中的基于FPGA的LDPC编码方法 |
摘要 |
本发明公开了一种用于CMMB激励器中的基于FPGA的LDPC编码方法。先在MATLAB平台上处理LDPC系统码的校验矩阵H,生成分别对应校验比特列向量P和信息比特列向量S的校验矩阵<img file="dest_path_image002.GIF" wi="92" he="42" />和<img file="dest_path_image004.GIF" wi="79" he="42" />,对校验矩阵<img file="452847dest_path_image002.GIF" wi="23" he="24" />做LU分解得到下三角矩阵L和上三角矩阵U;在FPGA平台上实现LDPC编码,主要涉及到大型矩阵的存储、矩阵乘法、前向迭代和后向迭代。本发明编码方法采用基于LU分解校验矩阵的编码方式,避免了大矩阵相乘的逻辑运算,及大数据量存储的带来的FPGA内部存储资源需求大的问题,从而简化了逻辑运算操作,节省了存储空间,有利于CMMB系统的LDPC编码的实现。 |
申请公布号 |
CN102739259A |
申请公布日期 |
2012.10.17 |
申请号 |
CN201210169909.0 |
申请日期 |
2012.05.28 |
申请人 |
奥维通信股份有限公司 |
发明人 |
郝禄国;杨建坡;洪维娜;方壮潮;余嘉池;杨舜君;何仕杰;曾文彬 |
分类号 |
H03M13/11(2006.01)I |
主分类号 |
H03M13/11(2006.01)I |
代理机构 |
广州嘉权专利商标事务所有限公司 44205 |
代理人 |
李柏林 |
主权项 |
1.一种用于CMMB激励器中的基于FPGA的LDPC编码方法,其特征在于,根据奇偶校验方程<img file="DEST_PATH_IMAGE002.GIF" wi="92" he="42" />公式,结合对奇偶校验矩阵进行LU分解,在FPGA上实现编码,采用流水线结构设计在FPGA实现,主要包括以下步骤:A.令<img file="DEST_PATH_IMAGE004.GIF" wi="79" he="42" />,设计矩阵乘法运算电路,计算Z;B.令<img file="DEST_PATH_IMAGE006.GIF" wi="75" he="42" />,利用前向迭代解方程<img file="DEST_PATH_IMAGE008.GIF" wi="55" he="42" />,设计前向迭代运算电路,得到Y,其中Y是M维的列向量;C.设计后向迭代运算电路,解方程<img file="DEST_PATH_IMAGE010.GIF" wi="69" he="42" />,得到校验比特列向量P;D.对输入的信息比特列向量S与校验比特列向量P进行重排,得到LDPC输出码字;其中L、U和<img file="DEST_PATH_IMAGE012.GIF" wi="20" he="42" />矩阵是由CMMB标准中的LDPC编码的校验矩阵H分解得到的。 |
地址 |
110179 辽宁省沈阳市浑南新区高歌路6号 |