一种并行可调节的伪随机序列发生器设计

摘要

一种可多位并行输出，数据率可调节，m序列级数可配置的伪随机序列发生器。其包括：一个可调节级数的线性反馈移位寄存器组，用于产生特定级数的伪随机序列；一个多路控制器，用于产生多个移存器的级数控制信号；一个数据率控制装置，控制数据率步进可调，该设计在线性反馈移位寄存器基础上，通过线性反馈函数来产生模最长的m序列，并利用FPGA的重构性与并行性，采用多路可调移存器并行输出随机特性更好的伪随机序列。该系统设计灵活可调节，运行速度快，结构简单、安全性高，可被广泛应用于网络、通信、信息安全等领域。

主权项

一种基于FPGA的可多位并行输出，数据率可调节，m序列级数可配置的伪随机序列发生器，其包括：一个可调节级数的线性反馈移位寄存器组，用于产生特定级数的伪随机序列；一个多路控制器，用于产生多个移存器的级数控制信号；一个数据率控制装置，控制数据率步进可调，其特征是：在移位寄存器的基础上,通过线性反馈函数（即m序列）来产生伪随机序列，利用VHDL硬件描述语言编程实现各个控制模块，最后设计顶层文件使各个模块连接起来构成并行可调节的伪随机数产生器，使其能够在FPGA开发平台上实现伪随机序列的产生。