电路设计装置、电路设计方法及电路设计程式产品

摘要

本发明的目的在于提供一种电路设计装置、电路设计方法及电路设计程式，其在非同步式电路中被课与相对性迟延限制时，即使元件或是配线的迟延有差异，也能兼顾适当的时序设计与高产出。;为达成上述目的，本发明的电路设计装置100包含：逻辑合成部111，其参照电路设计记述产生电路；统计性时序解析部112，其求出在电路中的路径的迟延时间的机率分布；相对性迟延限制充足率计算部113，其根据被课与相对性迟延限制的附限制路径的各路径自同一起点开始的迟延时间的机率分布，求出相对性迟延限制的充足率；路径迟延机率分布变更部117，当充足率未达既定比率时，变更附限制路径的迟延时间的机率分布，作为变更后机率分布；以及逻辑电路构造变更部114，以遵循变更后机率分布的方式变更电路的构造。

主权项

一种电路设计装置，该电路包含就彼此迟延时间的长短课与限制(以下称「相对性迟延限制」)的复数路径，该电路设计装置的特征为具备：统计性时序解析部，其求出相对于该电路内所含各路径的迟延时间的机率分布；相对性迟延限制充足率计算部，其根据在被课与该相对性迟延限制的路径对(以下称「附限制路径对」)的各路径之中，自单一起点开始的迟延时间的机率分布，求出该相对性迟延限制的充足率；路径迟延机率分布变更部，当该充足率未达既定比率时，其变更相对于该附限制路径对的各路径的迟延时间的机率分布，作为变更后机率分布；以及逻辑电路构造变更部，其变更该电路的构造，以遵循该变更后机率分布。如申请专利范围第1项之电路设计装置，其中，更具备逻辑合成部，其参照电路设计记述而产生该电路。如申请专利范围第1或2项之电路设计装置，其中，更具备控制部，其控制该统计性时序解析部、该相对性迟延限制充足率计算部、该路径迟延机率分布变更部、该逻辑电路构造变更部重复作动，使该充足率到达该既定比率。如申请专利范围第3项之电路设计装置，其中，该控制部，变更迟延时间的机率分布并求出该充足率，以缩短为使该附限制路径对之中迟延时间比另一方路径更短，而被课与该相对性迟延限制的路径的迟延时间，当该充足率未达该既定比率时，变更迟延时间的机率分布，以延长为使该附限制路径对之中迟延时间比另一方路径更长，而被课与该相对性迟延限制的路径的迟延时间。如申请专利范围第1或2项之电路设计装置，其中，该相对性限制充足率计算部，根据该附限制路径对之中为使迟延时间比另一方路径更短，而被课与该相对性迟延限制的路径的信号传达完成，且该附限制路径对之中为使迟延时间比另一方路径更长，而被课与该相对性迟延限制的路径的信号传达未完成时的同时机率分布，求出该充足率。如申请专利范围第5项之电路设计装置，其中，根据相对于该附限制路径对的各路径的迟延时间的机率分布及其相关数求出该充足率。如申请专利范围第4项之电路设计装置，其中，使用表示机率分布特徴的统计量作为该变更后机率分布。如申请专利范围第1或2项之电路设计装置，其中，该统计性时序解析部，参照相对于元件以及配线之迟延时间的既定机率密度函数，求出在该电路中的路径的迟延时间的机率分布。如申请专利范围第8项之电路设计装置，其中，该统计性时序解析部，使该电路内的元件、配线以及路径的迟延时间回归既定机率分布模型。如申请专利范围第9项之电路设计装置，其中，该统计性时序解析部，以该机率分布模型作为常态分布，并使用期望值以及标准偏差计算该电路内的路径的迟延时间，作为该机率密度函数的特徴量。如申请专利范围第2项之电路设计装置，其中，该逻辑合成部，根据非同步式电路设计记述而产生闸层次的网列表(net list)，该时序解析部，根据该网列表或是配置配线资讯求出路径的迟延时间的机率分布，同时更具备：配置配线部，其进行该网列表之元件的配置与元件间的配线；以及配置配线变更部，其变更该电路的物理构造。一种电路设计方法，该电路包含就彼此迟延时间的长短课与限制(以下称「相对性迟延限制」)的复数路径，该电路设计方法的特征为包含：(a)逻辑合成步骤，其根据电路设计记述而产生该电路；(b)统计性时序解析步骤，其求出相对于该电路所含各路径的迟延时间的机率分布；(c)相对性迟延限制充足率计算步骤，其根据被课与相对性迟延限制的路径对(以下称「附限制路径对」)的各路径之中，从单一起点开始的迟延时间的机率分布，求出该相对性迟延限制的充足率；(d)路径迟延机率分布变更步骤，其在该充足率未达既定比率时，变更相对于该附限制路径对的各路径的迟延时间的机率分布，作为变更后机率分布；(e)逻辑电路构造变更步骤，其以遵循该变更后机率分布的方式变更该电路的构造。如申请专利范围第12项之电路设计方法，其中更包含：(f)重复步骤，其重复该步骤(b)至(e)直到该充足率到达该既定比率为止。如申请专利范围第13项之电路设计方法，其中，在该重复步骤(f)中，变更迟延时间的机率分布并求出该充足率，以缩短该附限制路径对之中为使迟延时间比另一方路径更短，而被课与该相对性迟延限制的路径的迟延时间，当该充足率未达该既定比率时，变更迟延时间的机率分布，以延长该附限制路径对之中为使迟延时间比另一方路径更长，而被课与该相对性迟延限制的路径的迟延时间。如申请专利范围第12项之电路设计方法，其中，在该相对性限制充足率计算步骤(c)中，根据该附限制路径对之中为使迟延时间比另一方路径更短，而被课与该相对性迟延限制的路径的信号传达完成，且该附限制路径对之中为使迟延时间比另一方路径更长，而被课与该相对性迟延限制的路径的信号传达未完成时的同时机率分布，求出该充足率。如申请专利范围第15项之电路设计方法，其中，在该相对性限制充足率计算步骤(c)中，根据该附限制路径对的各路径的迟延时间的机率分布及其相关数求出该充足率。如申请专利范围第14项之电路设计方法，其中，使用表示机率分布特徴的统计量，作为该路径迟延机率分布变更步骤(d)中的该变更后机率分布。如申请专利范围第12项之电路设计方法，其中，在该统计性时序解析步骤(b)中，参照相对于元件以及配线之迟延时间的既定机率密度函数，求出在该电路中的路径的迟延时间的机率分布。如申请专利范围第18项之电路设计方法，其中，在该统计性时序解析步骤(b)中，使该电路内的元件、配线以及路径的迟延时间回归既定的机率分布模型。如申请专利范围第19项之电路设计方法，其中，在该统计性时序解析步骤(b)中，以该机率分布模型作为常态分布，并使用期望值以及标准偏差计算该电路内的路径的迟延时间，作为该机率密度函数的特徴量。如申请专利范围第12项之电路设计方法，其中，在该逻辑合成步骤(a)中，根据非同步式电路设计记述而产生闸层次的网列表，在该时序解析步骤(b)中，根据该网列表或是配置配线资讯求出路径的迟延时间的机率分布，在该逻辑电路构造变更步骤(e)中，进行该网列表之元件的配置与元件间的配线，同时更包含：(g)配置配线变更步骤，其变更该电路的物理构造。一种电路设计程式产品，该电路包含就彼此迟延时间的长短课与限制(以下称「相对性迟延限制」)的复数路径，该电路设计程式产品的特征为让电脑执行：(a)逻辑合成处理，其根据电路设计记述而产生该电路；(b)统计性时序解析处理，其求出相对于该电路所含各路径的迟延时间的机率分布；(c)相对性迟延限制充足率计算处理，其根据被课与该相对性迟延限制的路径对(以下称「附限制路径对」)的各路径之中，从单一起点开始的迟延时间的机率分布，求出该相对性迟延限制的充足率；(d)路径迟延机率分布变更处理，其在该充足率未达既定比率时，变更相对于该附限制路径对的各路径的迟延时间的机率分布，作为变更后机率分布；(e)逻辑电路构造变更处理，其以遵循该变更后机率分布的方式变更该电路的构造。如申请专利范围第22项之电路设计程式产品，其中更让电脑执行：(f)重复处理，其重复该处理(b)至(e)直到该充足率到达该既定比率为止。如申请专利范围第23项之电路设计程式产品，其中更让电脑执行以下处理：在该重复处理(f)中，变更迟延时间的机率分布并求出该充足率，以缩短该附限制路径对之中为使迟延时间比另一方路径更短，而被课与该相对性迟延限制的路径的迟延时间，并在该充足率未达该既定比率时，变更迟延时间的机率分布，以延长该附限制路径对之中为使迟延时间比另一方路径更长，而被课与该相对性迟延限制的路径的迟延时间。如申请专利范围第22项之电路设计程式产品，其中更让电脑执行以下处理：在该相对性限制充足率计算处理(c)中，根据该附限制路径对之中为使迟延时间比另一方路径更短，而被课与该相对性迟延限制的路径的信号传达完成，且该附限制路径对之中为使迟延时间比另一方路径更长，而被课与该相对性迟延限制的路径的信号传达未完成时的同时机率分布，求出该充足率。如申请专利范围第25项之电路设计程式产品，其中更让电脑执行以下处理：在该相对性限制充足率计算处理(c)中，根据该附限制路径对的各路径的迟延时间的机率分布及其相关数，求出该充足率。如申请专利范围第24项之电路设计程式产品，其中，使用表示机率分布特徴的统计量，作为在该路径迟延机率分布变更处理(d)中的该变更后机率分布。如申请专利范围第22项之电路设计程式产品，其中更让电脑执行以下处理：在该统计性时序解析处理(b)中，参照相对于元件以及配线之迟延时间的既定机率密度函数，求出在该电路中的路径的迟延时间的机率分布。如申请专利范围第28项之电路设计程式产品，其中更让电脑执行以下处理：在该统计性时序解析处理(b)中，使该电路内的元件、配线以及路径的迟延时间回归既定的机率分布模型。如申请专利范围第29项之电路设计程式产品，其中更让电脑执行以下处理：在该统计性时序解析处理(b)中，以该机率分布模型作为常态分布，使用期望值以及标准偏差计算该电路内的路径的迟延时间，作为该机率密度函数的特徴量。如申请专利范围第22项之电路设计程式产品，其中更让电脑执行以下处理：在该逻辑合成处理(a)中，根据非同步式电路设计记述而产生闸层次的网列表；在该时序解析处理(b)中，根据该网列表或是配置配线资讯求出路径的迟延时间的机率分布；在该逻辑电路构造变更处理(e)中，进行该网列表之元件的配置与元件间的配线；以及(g)配置配线变更处理，其变更该电路的物理构造。