用于集成电路测试的低功率且面积优化的扫描单元

摘要

本发明涉及用于集成电路测试的低功率且面积优化的扫描单元。一种集成电路包括扫描测试电路系统以及使用该扫描测试电路系统来进行测试的附加电路系统。扫描测试电路系统包括具有多个扫描单元的至少一条扫描链，该扫描链被配置成在扫描移位操作模式中作为串行移位寄存器来操作，以及在功能操作模式中捕获来自附加电路系统的至少一部分的功能数据。至少扫描链的扫描单元中的给定的扫描单元包括配置成在扫描移位操作模式中禁用扫描单元的功能数据输出以及在功能操作模式中禁用扫描单元的扫描输出的输出控制电路系统。

主权项

一种集成电路，包括：扫描测试电路系统；以及利用所述扫描测试电路系统进行测试的附加电路系统；所述扫描测试电路系统包括具有多个扫描单元的至少一条扫描链，所述扫描链被配置成在扫描移位操作模式中作为串行移位寄存器来操作，以及在功能操作模式中捕获来自至少所述附加电路系统的一部分的功能数据；其中至少所述扫描链中的给定的扫描单元包括配置成在所述扫描移位操作模式中禁用所述扫描单元的功能数据输出以及在所述功能操作模式中禁用所述扫描单元的扫描输出的输出控制电路系统。