基于延迟的双轨预充逻辑输出转换器

摘要

本发明涉及集成电路技术领域，公开了一种基于延迟的双轨预充逻辑输出转换器，包括5个PMOS管P1～P5，4个NMOS管N1～N4，以及2个反相器F1～F2。其实现DDPL到CMOS转换的功能，结构简单，数据路径也不长，更重要的是其结构对称，处理不同数据时的功耗性能一致，DPA防御性能更优。

主权项

1.一种基于延迟的双轨预充逻辑输出转换器，其特征在于，包括5个PMOS管P1～P5，4个NMOS管N1～N4，以及2个反相器F1～F2，其中，P1的第一端分别与P2、P3的第一端连接，P2的第二端与P4的第一端连接，P4的第二端分别与N1、N2、N3、P5以及F1的第一端连接，P4的第三端分别与N2、N3以及P5的第二端连接，P5的第三端与P3的第二端连接，所述P5的第二端分别与N4的第一端以及F2的第一端连接，且P1、N1、N4由时钟信号CLK控制，P2的第三端连接输入信号A，P3的第三端连接输入信号F1的第二端连接输出信号F2的第二端连接输出信号