发明名称 |
一种新型数据流DSP中信号处理硬件的控制器结构 |
摘要 |
一种新型数据流DSP中信号处理硬件的控制器结构,主要是由算数逻辑扩展自动机(algorithmic FSM)构成的输入输出控制群,由扩展自动机单元构成,状态转移的条件可以是算数逻辑表达式,输出也是算数逻辑表达式的结果。扩展自动机单元包括:1)所有的选择器,(2)所有的运算器(OP1,…,OPn),(3)所有的比较器(CMP1,…,CMPk),(4)逻辑运算器。这些单元都是可重构的。这种自动机单元是专门为底层的硬件编程而设计的,并针对典型的图像和视频处理算法做了优化设计。具有极高的执行效率。 |
申请公布号 |
CN102650860A |
申请公布日期 |
2012.08.29 |
申请号 |
CN201110046745.8 |
申请日期 |
2011.02.25 |
申请人 |
西安邮电学院 |
发明人 |
李涛;刘镇弢;蒋林;韩俊刚;杜慧敏 |
分类号 |
G05B19/05(2006.01)I |
主分类号 |
G05B19/05(2006.01)I |
代理机构 |
|
代理人 |
|
主权项 |
一种可重组细胞阵列机的由算数逻辑扩展自动机(FSM)构成的输入输出控制单元结构。扩展自动机的输入由算数和逻辑表达式组成,输出可以是算数和逻辑值,内部状态可以是逻辑和数字值。包括图1所示的由选择器,运算器(OP1,…,OPn),比较器(CMP1,…,CMPk),逻辑运算器(Boolean logic)组成的自动机单元结构。其特征在于:1)所有的选择器,所有的运算器(OP1,…,OPn),所有的比较器(CMP1,…,CMPk),所有逻辑运算器都是可重构的。2)运算器都是同构的,每个运算器可以实现加、减、求负、移位、直通等各种操作。算子长度可以为8、16和24位。每个运算器的操作由其重构寄存器控制。3)比较器也都是同构的,每个比较器可以实现大于、小于、等于、不等、大于等于、小于等于的比较。每个比较器也是由其重构寄存器控制。4)逻辑运算器可实现输入信号的所有各种逻辑组合。使用积之和(sum‑of‑product)结构。每个逻辑输入都有正反两个值。下一状态也由逻辑运算器产生。逻辑运算器的输出也用来控制内部数值变量的存储。 |
地址 |
710121 陕西省西安市长安区韦郭路西安邮电学院 |