一种ALPHA运算器

摘要

一种ALPHA运算器，包括两个3通道选1通道选择器、一加法器、一减法器、两个乘法器、三个锁存器、一二进制转十进制器、一循环移位器；所述3通道选1通道选择器用于实现并行输入转串行功能；所述加法器、减法器、乘法器用于实现运算功能，X＝(X1*C+X2*(A-C))/A，A取值为256，256为2的8次方；所述锁存器用于实现串行转并行输出；所述二进制转十进制器和循环移位器用于实现控制输入和输出。本发明利用资源共用的原理对其进行了优化，有效地减小了大量芯片面积。

主权项

一种ALPHA运算器，其特征在于：包括两个3通道选1通道选择器C1、C2、一加法器A1、一减法器D1、两个乘法器M1、M2、三个锁存器Q1、Q2、Q3、一二进制转十进制器F1、一循环移位器E1；所述3通道选1通道选择器C1连接所述乘法器M2；所述3通道选1通道选择器C2连接所述乘法器M1；所述减法器D1连接所述乘法器M2；所述乘法器M2连接所述加法器A1；所述乘法器M1连接所述加法器A1；所述加法器A1连接所述锁存器Q1、Q2、Q3；所述二进制转十进制器F1连接所述3通道选1通道选择器C1、C2；所述循环移位器E1连接所述二进制转十进制器F1、所述锁存器Q1、Q2、Q3；所述3通道选1通道选择器C1、C2用于实现并行输入转串行功能；所述加法器A1、减法器D1、乘法器M1、M2用于实现运算功能，X＝(X1*C+X2*(A‑C))/A，A取值为256，256为2的8次方；所述锁存器Q1、Q2、Q3用于实现串行转并行输出；所述二进制转十进制器F1和循环移位器E1用于实现控制输入和输出。