发明名称 Laminated circuit board
摘要 <p>저융점 금속을 포함하는 도전성 페이스트를 사용한 적층 회로 기판에 있어서, 동박과 저융점 금속을 포함하는 도전성 페이스트와의 계면에 보이드, 균열이 발생하지 않아 접속 신뢰성이 높은 적층 회로 기판을 제공한다. 본 발명의 적층 회로 기판은 동박 또는 동합금박의 적어도 한쪽 면의 표면 거칠기가 0.1㎛ 내지 5㎛ 이하인 원박(元箔) 상에, 평균 부착량이 150㎎/dm이하이고 표면 거칠기가 0.3 내지 10㎛인 돌기물로 이루어지는 조화 처리층이 형성된 조화 처리 동박의 상기 조화 처리층 상에 저융점 금속을 함유하는 도전성 페이스트가 설치되고, 이러한 표면 처리 동박을 수지 기판과 적층한 것이다.</p>
申请公布号 KR101173444(B1) 申请公布日期 2012.08.16
申请号 KR20060071175 申请日期 2006.07.28
申请人 发明人
分类号 H05K3/46 主分类号 H05K3/46
代理机构 代理人
主权项
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