发明名称 |
半导体器件及其制造方法 |
摘要 |
本发明涉及一种半导体器件及其制造方法。在半导体衬底上形成硬掩模材料膜,并且在半导体衬底的上表面中的开口的正下方形成凹陷。接下来,通过使用硬掩模材料膜作为掩模在成像区中注入杂质,在凹陷的正下方形成p型区。并且,通过在处理区中进一步加工所述凹陷,形成沟槽。通过在所述凹陷和沟槽中掩埋介电材料以去除硬掩模材料膜,形成半掩埋介电膜和STI。接下来,形成分别覆叠半掩埋介电膜和STI的两个电极,并且使用一个电极和半掩埋介电膜作为掩模,在成像区中注入杂质,从而在半导体衬底中在与p型区接触的区域中形成构成光电二极管的n型区。 |
申请公布号 |
CN101515593B |
申请公布日期 |
2012.08.08 |
申请号 |
CN200910004715.3 |
申请日期 |
2009.02.20 |
申请人 |
株式会社东芝 |
发明人 |
村越笃;矢桥胜典 |
分类号 |
H01L27/146(2006.01)I;H01L21/762(2006.01)I;H01L21/82(2006.01)I |
主分类号 |
H01L27/146(2006.01)I |
代理机构 |
北京市中咨律师事务所 11247 |
代理人 |
杨晓光;于静 |
主权项 |
一种半导体器件,包括:半导体衬底;第一导电类型区,形成在所述半导体衬底的上部中,并且具有第一导电类型;第二导电类型区,形成在所述半导体衬底的上部中,与所述第一导电类型区接触,并且具有与所述第一导电类型不同的第二导电类型;半掩埋介电膜,设置在所述第二导电类型区的正上方,具有掩埋在所述半导体衬底中的下部,且具有从所述半导体衬底的上表面突出的上部,所述第二导电类型区和所述半掩埋介电膜接触所述第一导电类型区且使得所述第一导电类型区与这样的区域隔离,该区域跨过所述第二导电类型区在所述第一导电类型区的相对侧且与所述第二导电类型区接触;以及元件隔离膜,其具有掩埋在所述半导体衬底中的下部,具有从所述半导体衬底的所述上表面突出的上部,并且其下表面位于所述半掩埋介电膜的下表面下方。 |
地址 |
日本东京都 |