非易失性半导体存储装置、系统及其中的不良列的管理方法

摘要

本发明公开了非易失性半导体存储装置、非易失性半导体存储系统、及非易失性半导体存储系统中的不良列的管理方法，该非易失性半导体存储装置，具备：存储器单元阵列，其排列有能够电气改写的非易失性存储器单元；第1数据保持电路，其至少能够暂时保持所述存储器单元的同时读出或写入的统一处理单位的读出数据或写入数据；将所述第1数据保持电路的所述数据取出至装置外部的电路；以及第2数据保持电路，其在电源导通时自动设定数据，且能够利用从装置外部输入的指令，变更在所述电源导通时设定的数据；其中，所述统一处理单位是容量等于装置内部利用的单位数、与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位。

主权项

一种存储器系统，具备：非易失性半导体存储器；和存储器控制器；其中，所述非易失性半导体存储器具备：存储器单元阵列，其排列有多个能够电气改写的存储器单元；多个第1数据存储单元，其存储对所述存储器单元同时读出或写入的页单位的读出数据或写入数据，所述多个第1数据存储单元的一部分构成一列；第2数据存储单元，其在每个所述列设置，并存储表示所述列是否具有不良的不良列信息；和输出电路，其将在所述第2数据存储单元中存储的所述不良列信息输出至所述非易失性半导体存储器的外部；其中，所述存储器控制器从所述非易失性半导体存储器接收所述不良列信息并管理不良列地址，所述页单位中的列的总数等于第1列区域的数量和第2列区域的数量的总和，所述第1列区域的数量等于对所述非易失性半导体存储器连续进行数据输入或数据输出的列的最大数量，以及所述第2列区域的数量等于仅在所述非易失性半导体存储器内使用的列的数量。