一种基于FPGA的加噪信号同步时钟提取装置

摘要

一种基于FPGA的加噪信号同步时钟提取装置，属于通信控制领域。加噪信号同步时钟提取装置包括AD采样电路，包括在FPGA中实现的数据采集模块、FIR低通滤波模块、电平判决模块、边缘检测模块、同频时钟生成模块和相位调整模块，本发明的数据采集和处理均使用硬件实现，充分发挥了硬件加速的优势；在FPGA平台上，使用verilog语言进行编程，实现系统的模块化，设计150阶FIR低通滤波器，对滤波后的信号检测上升下降沿，得到同步信号的周期，再通过同步相位，完成同步信号的提取，实现系统具有良好抗噪性、高速、高精确度的优点。

主权项

一种基于FPGA的加噪信号同步时钟提取装置，包括AD采样电路，其特征在于：还包括FPGA，所述的FPGA中包括数据采集模块、FIR低通滤波模块、电平判决模块、边沿检测模块、同频时钟生成模块和相位调整模块，所述的边沿检测模块包括第一边沿检测模块、第二边沿检测模块，其中：数据采集模块：用于驱动AD采样电路进行采样，并将AD采集电路采集的数据读取到FPGA内，提供给FIR低通滤波模块；FIR低通滤波模块：用于对数字信号进行滤波，去除其中的高频噪声，将信号提供给电平判决模块；电平判决模块：用于将滤波之后的信号判决为0或1的二值数据，产生方波信号，提供给边沿检测模块；第一边沿检测模块：用于检测方波信号的上升沿和下降沿，产生边沿脉冲信号并提供给同频时钟生成模块、相位调整模块；同频时钟生成模块：用于将FPGA的系统时钟信号分频，产生与方波信号的边沿脉冲信号同频率的时钟信号，提供给第二边沿检测模块；第二边沿检测模块：用于检测同频时钟信号的上升沿，产生边沿脉冲信号并提供给相位调整模块；相位调整模块：用于比较方波信号的边沿脉冲信号与同频时钟信号的边沿脉冲信号之间的相位差，根据相位差调整同频时钟信号相位，产生输出与方波信号的边沿脉冲信号同步的时钟信号。