基于阈值逻辑的SET/MOS混合结构的加法器

摘要

本发明涉及集成电路技术领域，特别是一种基于阈值逻辑的SET/MOS混合结构的加法器，其仅由2个阈值逻辑门和1个反相器构成,共消耗3个PMOS管，3个NMOS管和3个SET。输入输出电压间具有较好的兼容性，输出电压摆幅为0.67V，有利于驱动下一级的电路，能够与其它电路进行集成设计。整个电路的平均功耗仅为20nW。与传统的基于CMOS技术的加法器相比，电路功耗明显下降，管子数目得到了一定的减少，电路结构得到了进一步的简化。该加法器能够作为一个基本的算术单元，在数字信号处理器，微处理器，微控制器以及存储器等系统中得到应用，有利于进一步降低电路功耗，节省芯片面积，提高电路的集成度。

主权项

一种基于阈值逻辑的SET/MOS混合结构的加法器，其特征在于: 包括一个三输入阈值逻辑门、一个四输入阈值逻辑门以及一反相器；所述三输入阈值逻辑门的三个输入端与所述四输入阈值逻辑门的第一、二、三输入端两两连接在一起，所述三输入阈值逻辑门的输出端与所述四输入阈值逻辑门的第四输入端、反相器的输入端连接；所述三、四输入阈值逻辑门由SET/MOS混合电路构成，其阈值为1.5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为0。