| 摘要 |
<p>L'invention concerne un dispositif mémoire comprenant au moins une cellule mémoire comprenant : un premier transistor (102) couplé entre un premier noeud de mémorisation (106) et une première tension d'alimentation (GND, V ) ; un deuxième transistor (104) couplé entre un deuxième noeud de mémorisation (108) et la première tension d'alimentation, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation ; un premier élément à commutation de résistance (202) couplé entre le premier noeud de mémorisation et une première ligne d'accès (BL) ; et un deuxième élément à commutation de résistance (204) couplé entre le deuxième noeud de mémorisation et une deuxième ligne d'accès (BLB) .</p> |
