| 摘要 |
<p>L'invention concerne un dispositif mémoire comprenant au moins une cellule mémoire comprenant : un premier transistor (102) couplé entre un premier noeud de mémorisation (106) et une première ligne d'alimentation (GND, V ) ; un deuxième transistor (104) couplé entre un deuxième noeud de mémorisation et la première ligne d'alimentation (GND, V ) des bornes de commande des premier et deuxième transistors étant couplées aux deuxième et premier noeuds de mémorisation respectivement ; un troisième transistor (110) couplé entre le premier noeud de mémorisation et une première ligne d'accès (BL) et contrôlable par l'intermédiaire d'une première ligne de commande (WL1) ; un quatrième transistor (112, 712) couplé entre le deuxième noeud de mémorisation (108) et une deuxième ligne d'accès (BLB) et contrôlable par l'intermédiaire d'une deuxième ligne de commande ; et un premier élément à commutation de résistance (202) couplé en série avec le premier transistor et programmable pour prendre l'un d'un premier et d'un deuxième état résistif.</p> |
