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Halbleiterspeichermodul mit Busarchitektur – mit einer Modulplatine (MP), – mit Halbleiterspeicherbausteinen (P1, ..., P18), die auf der Modulplatine angeordnet sind, – mit einem Steuerbaustein (SB) zur Steuerung eines Speicherzugriffs auf die Halbleiterspeicherbausteine, – mit mindestens einem Steuer-/Adressbus (CAB1) zur Übertragung von Steuer-/Adresssignalen von dem Steuerbaustein (SB) zu einer ersten Gruppe (G1) der Halbleiterspeicherbausteine (P1, ..., P9), – mit mindestens einem Taktbus (CLKB1, CLKB2, CLKB3) zur Übertragung eines Taktsignals von dem Steuerbaustein (SB) zu einer zweiten Gruppe (G2a, G2b, G2c) der Halbleiterspeicherbausteine, – bei dem eine Länge des mindestens einen Steuer-/Adressbusses (CAB1) der Länge des mindestens einen Taktbusses (CLKB1, CLKB2, CLKB3) entspricht, – bei dem die zweite Gruppe (G2a, G2b, G2c) der Halbleiterspeicherbausteine weniger Halbleiterspeicherbausteine als die erste Gruppe (G1) der Halbleiterspeicherbausteine umfasst.
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