基于FPGA的高速低延迟浮点累加器及其实现方法

摘要

本发明公开了一种基于FPGA的高速低延迟浮点累加器及其实现方法。本发明的浮点累加器包括一个浮点加法器单元、N个中间结果缓冲器、输入控制单元和输出控制单元。本发明的浮点累加实现方法对整个累加计算过程进行分级，不同级数的累加计算过程交叉进行，不同级数的累加计算中间结果分级存储；同时，完全采用流水线方式工作，大大提高内部浮点加法器利用效率，浮点累加计算最终结果的输出具有较低的延迟。本发明通过对内部浮点加法器单元输入数据的动态分配，提高浮点加法器的利用效率，从而能够在所需逻辑或DSP资源消耗不大的同时，保证较高的运算速度和较低的延迟。

主权项

一种基于FPGA的高速低延迟浮点累加器，其特征在于，包括：一个浮点加法器单元，用于对输入的浮点数进行加法操作，所述的浮点数包括原始数据和各级浮点累加运算的中间结果数据；以及用于对输入的浮点数的标志位进行与相应的浮点数的加法操作同步的延迟；N个中间结果缓冲器单元，分别与各级浮点累加运算对应，用于缓存各级浮点累加运算的中间结果；N为累加级数；输入控制单元，用于接收原始数据和各级浮点累加运算的中间结果数据，并对不同来源的数据设立不同的优先级，按照优先级高低将相同优先级的成对数据输入到浮点加法器单元进行加法操作，同时给每对输入到浮点加法器单元的数据设立标志位，标示对于当前数据对进行的加法操作所属的浮点累加运算级数；其中，对不同来源的数据设立不同的优先级，为：将原始数据设为最高优先级，对于各级浮点累加运算的中间结果数据，其对应的浮点累加运算级数越高，其优先级越高；输出控制单元，用于根据所述的浮点加法器单元同步延迟输出的标志位，确定浮点加法器单元当前输出的数据所属的浮点累加运算级数，判断所述的浮点加法器单元输出的当前加法操作的计算结果是中间结果还是最终结果，将中间结果存入相应浮点累加运算级数的中间结果缓冲器单元；将最终结果输出。