基于FPGA的准循环低密度校验码译码器及译码方法

摘要

本发明公开了一种基于FPGA的低存储量高速QC-LDPC码译码器和译码方法，主要解决现有技术中译码器的节点更新处理单元和RAM存储资源利用效率不高的问题。该译码器同时处理两帧译码数据，译码器在数据初始化阶段将第一帧数据的外信息值置为全0，将第二帧数据的外信息值设为信道接收似然比信息，使得变量节点处理单元和校验节点处理单元在整个译码过程中能够完全并行交替处理两数据帧，有效缩短了处理两帧数据所需的工作时钟周期，其译码吞吐量约为传统设计方法的两倍。本发明在外信息的访问上采用了动态的地址访问管理方法，能够在单块RAM中实现两帧译码数据的并行访问，与现有的译码器相比，其BRAM资源利用效率提高一倍，可用于基于LDPC码的物理层信息传输纠错。

主权项

一种基于FPGA的低存储量高速QC‑LDPC码译码器，包括：变量节点计算模块VNU，用于对译码的变量节点外信息更新计算，其中包含n个变量节点计算单元VNUj，1≤j≤n，n为基矩阵的列分块数量；校验节点计算模块CNU，用于对译码的校验节点外信息更新计算，其中包含m个校验节点计算单元CNUi，1≤i≤m，m为基矩阵的行分块数量；校验方程计算模块PCU，用于校验译码结果是否为合法码字；信道初始信息存储模块RAM_F，用于存储接收的信道似然比信息，其中包含n块RAM存储块Fj，1≤j≤n；迭代外信息存储模块RAM_M，用于存储迭代译码过程中变量节点和校验节点相互传递的迭代外信息，其中包含m×n块RAM存储块Mi，j，1≤i≤m，1≤j≤n；译码码字存储模块RAM_C，用于存储译码得到的码字结果；其特征在于：所述RAM_F、RAM_M和RAM_C三个模块中的每块RAM均存储不同的两帧译码数据；所述每块存储块Fj中含有两个只读端口，这两个只读端口均与校验节点计算单元CNUi相连，分别负责两帧不同的信道初始信息的读取；所述每块存储块Mi，j中含有两个读写端口，其读写模式为“先读后写模式”，每个读写端口均与变量节点计算单元VNUj和校验节点计算单元CNUi相连，每个端口各负责一帧迭代外信息的读写。