发明名称 一种利用总线开关控制多处理器实现高速并行加载的方法
摘要 一种利用总线开关控制多处理器实现高速并行加载的方法,包括:利用对总线开关输出使能端OE的控制来隔离所有互联的处理器数据总线;选用上电复位及程序加载期间其IO管脚输出为高电平的处理器,把该处理器的某个IO管脚接到该总线开关的使能端OE上,该IO管脚定义为OE_EN;若所用的处理器上电复位及程序加载期间其IO管脚输出为低电平,则应采用反相器取反后再接到OE上;编写处理器程序代码,在每个处理器程序加载开始后延时等待时间Tw,使IO管脚OE_EN输出低电平,并一直保持。本发明使程序加载速度快,实现了多个程序的并行加载,特别适合于实时性要求高、上电后需要迅速做出响应的场合,且简单、易于排故、很高的可靠性。
申请公布号 CN102591819A 申请公布日期 2012.07.18
申请号 CN201110436485.5 申请日期 2011.12.23
申请人 西安奇维科技股份有限公司 发明人 刘升;何健
分类号 G06F13/20(2006.01)I 主分类号 G06F13/20(2006.01)I
代理机构 西安吉盛专利代理有限责任公司 61108 代理人 潘宪曾
主权项 一种利用总线开关控制多处理器实现高速并行加载的方法,其特征在于,该方法包括:1】利用对总线开关输出使能端OE的控制来隔离所有互联的处理器数据总线;2】选用上电复位及程序加载期间其IO管脚输出为高电平的处理器,把该处理器的某个IO管脚接到该总线开关的使能端OE上,该IO管脚定义为OE_EN;若所用的处理器上电复位及程序加载期间其IO管脚输出为低电平,则应采用反相器取反后再接到OE上;3】编写处理器程序代码,在每个处理器程序加载结束后延时等待时间Tw,使IO管脚OE_EN输出低电平,并一直保持;    或把每个总线开关的控制端采用与门控制,其输入为两个相连的处理器IO管脚输出进行控制;把与门控制采用可编程器件CPLD来实现。
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