| 主权项 |
一种设置了具有写入模式、读出模式及旁路模式的半导体存储部的半导体装置，所述半导体存储部包括：分别具有在预定方向排列的多个存储单元的第1和第2存储单元阵列；各自对应于所述第1和第2存储单元阵列而设的、分别被输入数据的第1和第2输入端口；各自对应于所述第1和第2存储单元阵列而设的、分别将数据输出的第1和第2输出端口；与各所述第1和第2存储单元阵列中的所述多个存储单元分别连接的多条读出字线；与各所述第1和第2存储单元阵列中的所述多个存储单元分别连接的多条写入字线；所述写入模式时将所述多条写入字线中的任一条激活、所述读出模式时将所述多条读出字线中的任一条激活的解码电路；分别将输入到所述第1和第2输入端口的数据接收并输出的第1和第2输入缓冲电路；从所述第1输入缓冲电路延伸到所述第1存储单元阵列的、将所述第1输入缓冲电路输出的数据传送到所述第1存储单元阵列的第1写入位线；从所述第2输入缓冲电路延伸到所述第2存储单元阵列的、将所述第2输入缓冲电路输出的数据传送到所述第2存储单元阵列的第2写入位线；将接收的数据分别输出到所述第1和第2输出端口的第1和第2输出缓冲电路；从所述第1存储单元阵列延伸到所述第1输出缓冲电路的、将来 自所述第1存储单元阵列的数据传送到所述第1输出缓冲电路的第1读出位线；从所述第2存储单元阵列延伸到所述第2输出缓冲电路的、将来自所述第2存储单元阵列的数据传送到所述第2输出缓冲电路的第2读出位线；从所述第1输入缓冲电路延伸到所述第1输出缓冲电路的、将从所述第1输入端口输入到所述第1输入缓冲电路的数据传送到所述第1输出缓冲电路的第1旁路线；以及从所述第2输入缓冲电路延伸到所述第2输出缓冲电路的、将从所述第2输入端口输入到所述第2输入缓冲电路的数据传送到所述第2输出缓冲电路的第2旁路线，所述第1输出缓冲电路在所述读出模式时将由所述第1读出位线传送的数据输出到所述第1输出端口，在所述旁路模式时将由所述第1旁路线传送的数据输出到所述第1输出端口，所述第2输出缓冲电路在所述读出模式时将由所述第2读出位线传送的数据输出到所述第2输出端口，在所述旁路模式时将由所述第2旁路线传送的数据输出到所述第2输出端口，在平面视图上的布局结构中：所述第1存储单元阵列配置成由所述第1输入缓冲电路和所述第1输出缓冲电路夹于其间，所述第2存储单元阵列配置成由所述第2输入缓冲电路和所述第2输出缓冲电路夹于其间，所述第1旁路线配置成在所述第1和第2存储单元阵列之间通过，所述半导体装置设有相互层叠的多个布线层，在布局结构中，在平面视图上，所述第1写入位线和所述第1读出位线配置在形成所述第1存储单元阵列中的所述多个存储单元的区域，所述第2写入位线和所述第2读出位线配置在形成所述第2存储单元阵列中的所述多 个存储单元的区域，所述第1和第2旁路线、所述第1和第2写入位线以及所述第1和第2读出位线配置在同一布线层上。 |
