基于阈值逻辑的SET/MOS混合结构乘法器单元

摘要

本发明涉及集成电路技术领域，特别是一种基于阈值逻辑的SET/MOS混合结构乘法器单元，包括第一、二、三、四信号源、四输入阈值逻辑门、五输入阈值逻辑门以及一反相器；其共消耗3个PMOS管,3个NMOS管和2个SET。HSPICE的仿真结果表明该电路能够有效地实现乘法器单元的逻辑功能,整个电路的平均功耗仅为12nW。与基于布尔逻辑的CMOS乘法器单元相比,管子数目大大减少,功耗显著降低,电路结构得到了进一步的简化,有利于节省芯片的面积,提高电路的集成度。

主权项

一种基于阈值逻辑的SET/MOS混合结构乘法器单元，其特征在于：包括第一、二、三、四信号源、四输入阈值逻辑门、五输入阈值逻辑门以及一反相器；所述第一信号源与所述四输入阈值逻辑门的第一输入端、五输入阈值逻辑门的第一输入端连接；所述第二信号源与所述四输入阈值逻辑门的第二输入端、五输入阈值逻辑门的第二输入端连接；所述第三信号源与所述四输入阈值逻辑门的第三输入端、五输入阈值逻辑门的第三输入端连接；   所述第四信号源与所述四输入阈值逻辑门的第四输入端、五输入阈值逻辑门的第四输入端连接；   所述四输入阈值逻辑门的输出经所述反相器与所述五输入阈值逻辑门的第五端连接；所述四、五输入阈值逻辑门由SET/MOS混合电路构成，其阈值为1.5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为0。