发明名称 |
半导体集成电路装置 |
摘要 |
本发明公开了一种半导体集成电路装置。在混载有I/O用体部和核心逻辑用SOI部的体与SOI混合型CMIS元件中,为了实现阈值电压控制的最佳化,必须使用多个栅极堆栈,因而存在工艺及结构变复杂的问题。本发明是在具有High-k栅极绝缘膜及金属栅极电极的SOI型半导体CMISFET集成电路装置中,通过向任一背栅极半导体区域导入杂质,从而调整对应部分的MISFET的阈值电压。 |
申请公布号 |
CN102569164A |
申请公布日期 |
2012.07.11 |
申请号 |
CN201110416437.X |
申请日期 |
2011.12.14 |
申请人 |
瑞萨电子株式会社 |
发明人 |
岩松俊明 |
分类号 |
H01L21/762(2006.01)I;H01L21/336(2006.01)I;H01L27/12(2006.01)I |
主分类号 |
H01L21/762(2006.01)I |
代理机构 |
中国国际贸易促进委员会专利商标事务所 11038 |
代理人 |
高科 |
主权项 |
一种半导体集成电路装置,其特征在于,包括:(a)具有第1主面及第2主面的半导体芯片;(b)设置在所述半导体芯片的所述第1主面上的SOI区域;(c)设置在所述SOI区域内的第一N沟道MISFET区域及第一P沟道MISFET区域;(d)为所述半导体芯片的所述第1主面侧、设置在所述第一N沟道MISFET区域内且具有High‑k绝缘膜的第1栅极绝缘膜及具有金属层的第1栅极电极膜;(e)为所述半导体芯片的所述第1主面侧、设置在所述第一P沟道MISFET区域内且具有High‑k绝缘膜的第2栅极绝缘膜及具有金属层的第2栅极电极膜;(f)在所述半导体芯片的内部、设置在所述第一N沟道MISFET区域内的N型MISFET背栅极杂质掺杂半导体区域;以及(g)在所述半导体芯片的内部、设置在所述第一P沟道MISFET区域内的P型MISFET背栅极杂质掺杂半导体区域;其中,所述N型MISFET背栅极杂质掺杂半导体区域或所述P型MISFET背栅极杂质掺杂半导体区域处于基准电位及电源电位以外的电位。 |
地址 |
日本神奈川 |