一种升降压斩波电路拓扑结构

摘要

本发明公开了一种升降压斩波电路拓扑结构，其第一开关管V1与电感L及第二开关管V2串联后并联在电源Us上，第一二极管D1与第二电容C2及第二二极管D2串联后并联在电感L两端，第一电容C1并联在第一开关管V1与电感L及第二二极管D2组成的支路上，第三电容C3并联在第二开关管V2与电感L及第一二极管D1组成的支路上，负载RL并联在第二电容C2上。本发明中开关管V1、V2所承受的电压应力较小仅为(Us+Uo)/2，电容C1、C3所承受的平均电压是(Us-Uo)/2，降低了对电容电压应力的要求，因此本发明可以适应更高的电压场合，延长使用寿命、降低成本。

主权项

一种升降压斩波电路拓扑结构，包括电源Us、第一开关管V1、第二开关管V2、电感L、第一二极管D1、第二二极管D2、第一电容C1、第二电容C2、第三电容C3以及负载RL：其中第一开关管V1与电感L及第二开关管V2顺次串联后并联在电源Us上，第一二极管D1与第二电容C2及第二二极管D2顺次串联后并联在电感L两端，第一电容C1并联在第一开关管V1与电感L及第二二极管D2组成的支路上，第三电容C3并联在第二开关管V2与电感L及第一二极管D1组成的支路上，负载RL并联在第二电容C2上。