一种分组密码加解密方法

摘要

本发明提供了一种分组密码加解密方法，属于数据加密解密领域。本发明算法设计了一种对称的加密结构，尤其是本发明的S盒设计能配置加密需要的S变换和解密需要的S逆变换而无需增加额外的电路资源，利于加解密一体的硬件电路实现，比AES加解密一体的电路需要更少的面积资源。本发明算法复杂的S盒构造可以抵抗现有已知的攻击方法。在较少轮数(3轮)加密情况下可以提供很高的加密速度，并且利用相同的加解密硬件可以用同样的速度进行解密。该算法特别适合专用ASIC实现，可以实现加解密专用算法的专用集成电路芯片。也可用于FPGA上的IP核设计。在FPGA上本发明资源消耗少于AES算法，且速度更快。

主权项

一种分组密码加密方法，其特征在于，其加密过程如下：步骤1：将128比特的密钥按执行密钥扩展，产生608比特的扩展密钥，将密钥扩展中产生的最后96比特扩展密钥作为加密过程中用的4个S盒的密钥，配置出所述四个S盒，用于下面步骤中的四个S变换，按顺序分别记做S1变换，S2变换，S3变换和S4变换；步骤2：将128位的明文输入分成16组，记为[Z1||Z2||...||Z16]，每组8比特；步骤3：将明文与扩展密钥进行异或运算： [ Z 1 ′ | | Z 2 ′ | | . . . | | Z 16 ′ ] = [ Z 1 | | Z 2 | | . . . | | Z 16 ] ⊕ [ K 1 | | K 2 | | . . . | | K 128 ] 其中[K1||K2||...||K128]表示128比特初始密钥；步骤4：将加密数据进行S变换：前64比特经过S1变换，后64比特经过S2变换；步骤5：将加密数据的后64位进行线性变换，乘以变换矩阵异或常数，再与前半部分做异或运算生成前64比特数据，后64比特不变； F ( Zn ) = Zn * 1 0 1 0 1 1 1 0 0 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 1 1 1 0 0 1 0 1 0 1 1 0 1 0 1 1 1 0 1 1 0 1 0 1 1 1 0 1 1 0 1 0 0 1 1 1 0 1 1 1 ⊕ 1 1 1 0 0 1 0 1 首先，定义Z1＝Z1’，Z2＝Z2’，...，Z16＝Z16’，然后执行 [ Z 1 ′ | | Z 2 ′ | | . . . Z 8 ′ | | Z 9 ′ | | Z 10 ′ | | . . . | | Z 16 ′ ] = [ Z 1 ⊕ F ( Z 9 ) | | Z 2 ⊕ F ( Z 10 ) | | . . . | | Z 8 ⊕ F ( Z 16 ) | | Z 9 | | Z 10 | | . . . | | Z 16 ] 其中，F为线性变换函数，Zn’为输出位，1≤n≤16；步骤6：进行行列变换，对16组数据进行重新排序：首先，定义Z1＝Z1’，Z2＝Z2’，...，Z16＝Z16’，然后执行[Z1′||Z2′||...||Z16′]＝Z15||Z16||Z13||Z14||Z11||Z12||Z9||Z10||Z6||Z5||Z8||Z7||Z2||Z1||Z4||Z3]步骤7：将加密数据的后64位进行线性变换，乘以变换矩阵异或常数，再与前半部分做异或运算生成前64比特数据，后64比特不变：首先，定义Z1＝Z1’，Z2＝Z2’，...，Z16＝Z16’，然后执行 [ Z 1 ′ | | Z 2 ′ | | . . . Z 8 ′ | | Z 9 ′ | | Z 10 ′ | | . . . | | Z 16 ′ ] = [ Z 1 ⊕ F ( Z 9 ) | | Z 2 ⊕ F ( Z 10 ) | | . . . | | Z 8 ⊕ F ( Z 16 ) | | Z 9 | | Z 10 | | . . . | | Z 16 ] 步骤8：将加密数据进行S变换，前64比特经过S3变换，后64比特经过S4变换：首先，定义Z1＝Z1’，Z2＝Z2’，...，Z16＝Z16’，然后执行[Z1′||Z2′||...||Z16′]＝[S3Z1||S3Z2||...||S3Z8||S4Z9||S4Z10||...||S4Z16]步骤9：将加密数据与扩展密钥进行异或运算，扩展密钥为第N轮密钥，长为128比特：首先，定义Z1＝Z1’，Z2＝Z2’，...，Z16＝Z16’，然后执行 [ Z 1 ′ | | Z 2 ′ | | . . . | | Z 16 ′ ] = [ Z 1 | | Z 2 | | . . . | | Z 16 ] ⊕ [ K 128 * N + 1 | | K 128 * N + 2 | | . . . | | K 128 * N + 128 ] 步骤10：重复步骤4至步骤9一共3轮，最终产生密文输出。