一种实现位填充的并行设计电路

摘要

本发明提供一种实现位填充的并行设计电路，包含延迟单元、判断对象重组单元、参照对象重组单元、判断单元、填充单元和累加单元。延迟单元对输入数据进行延迟，判断对象重组单元对经过时钟周期延迟的数据进行重组并输出判断对象。参照对象重组单元对电路输出的数据进行重组并输出参照对象。判断单元根据参照对象，对判断对象重组单元输出的判断对象进行判断，哪些位需要被填充，并输出判断结果到填充单元。填充单元进行位填充操作，并把当前填充的位的个数输出到累加单元，位填充后的结果作为整个电路的运行结果输出。累加单元对被填充的位的个数进行累加，并将结果输出到判断对象重组单元输入端。本发明与传统电路的设计及位填充操作相比，能大大地降低电路中的功耗。

主权项

一种实现位填充的并行设计电路，其特征在于所述电路包含延迟单元、判断对象重组单元、参照对象重组单元、判断单元、填充单元和累加单元。