三维半导体存储器件及其制备方法

摘要

本发明公开了一种基于垂直型环栅晶体管的1T1R存储结构的三维半导体存储器件及其制备方法，通过控制环栅晶体管的沟道宽度和沟道长度，可以有效控制开关电流比，从而有利于1T1R存储单元的多态运作，同时垂直晶体管相比水平晶体管具有更小的版图尺寸，从而可以有效缩减版图尺寸，实现超高密度的阵列集成。

主权项

一种三维半导体存储器件，其特征在于，包括衬底和位于所述衬底上方的一个或多个垂直存储阵列串，每个所述存储阵列串包括垂直型环栅晶体管和垂直环状阻变单元，其中：在位线方向上，相邻的所述垂直存储阵列串的所述垂直型环栅晶体管共享源区，所述垂直型环栅晶体管的栅极通过绝缘层隔离，所述垂直环状阻变单元的上电极通过绝缘层隔离，共享的所述源区作为所述存储阵列串的位线；在字线方向上，相邻的所述垂直存储阵列串的所述垂直型环栅晶体管的源区通过浅槽隔离区隔离，所述垂直型环栅晶体管的栅极相互连接，所述垂直环状阻变单元的上电极相互连接。