| 摘要 |
Der Erfindung, die ein Verfahren zur Herstellung von Halbleiterbauelementen, die ein Substrat, einen Halbleiterchip und eine Vergussmasse aufweisen, bei dem auf einem Wafer befindliche Chips vereinzelt, auf einem Substrat angeordnet und mit einer Leiterstruktur auf dem Substrat elektrisch leitend verbunden werden, liegt die Aufgabe zugrunde, bei der Herstellung von Halbleiterbauelementen durch eine Verkürzung der Prozesszykluszeit die Produktivität zu steigern und durch eine Reduzierung der Bauelementegröße eine Materialeinsparung zu erreichen, um somit insgesamt eine Kostenreduzierung zu erzielen. Dies wird dadurch gelöst, dass ein Viereck, bestehend aus mindestens zwei Halbleiterchips, die aus dem Wafer ungetrennt zusammenhängend ausgeschnitten werden, auf dem Substrat angeordnet wird. Dabei wird jeder Halbleiterchip, der mindestens eine Seite aufweist, die nicht mit einem anderen Halbleiterchip zusammenhängt, durch Drahtbonden mit der Leiterstruktur auf dem Substrat elektrisch leitend verbunden, Das Viereck wird zu einem Block mit Vergussmasse umhüllt. Schließlich werden die Halbleiterbauelemente durch gemeinsames Zersägen der Vergussmasse und des Vierecks vereinzelt.
|
