除法器逻辑电路及实现除法器逻辑电路的方法

摘要

一种除法器逻辑电路，用于求得被除数M与除数N的商S，其包括一输入商S的估计值的第一常数输入端、一第一加法器、一输入定值M-N*的第二常数输入端、一输入底数-N的底数输入端、至少一整数次乘方器、一右移移位寄存器、一第二加法器及一乘法器，为最接近N的标准幂值，=2，整数次乘方器确定以-N为底数，以i-1为指数的定值，h、i为自然数，右移移位寄存器将整数次乘方器确定的定值做右移h*i位的移位处理后传至第二加法器，乘法器将第二加法器传送的数值与第二常数输入端输入的定值相乘，第一加法器将第一常数输入端输入的定值与乘法器传送的数值相加后输出商S。本发明还提供实现除法器逻辑电路的方法。本发明精度较高。

主权项

1. 一种除法器逻辑电路，用于求得一被除数M与一除数N的商S，其特征在于：所述除法器逻辑电路包括一用于输入一商S的估计值的第一常数输入端、一与所述第一常数输入端相连的第一加法器、一用于输入一定值M-N*的第二常数输入端、一用于输入一底数-N的底数输入端、至少一与所述底数输入端相连的整数次乘方器、一与所述整数次乘方器相连的右移移位寄存器、一与所述右移移位寄存器相连的第二加法器及一与所述第一加法器、所述第二加法器及所述第二常数输入端相连的乘法器，其中为一最接近所述除数N的标准幂值，=2，h为自然数，所述整数次乘方器确定以-N为底数，以i-1为指数的定值，其中i为自然数，所述右移移位寄存器将所述整数次乘方器确定的定值做右移h*i位的移位处理后传送至所述第二加法器，所述乘法器将所述第二加法器传送的数值与所述第二常数输入端输入的定值相乘后送至所述第一加法器，所述第一加法器将所述第一常数输入端输入的定值与所述乘法器传送的数值相加后输出所述被除数M与所述除数N的商S。