用于实现纳米级延时的电路结构

摘要

本发明涉及一种用于实现纳米级延时的电路结构，其特点是：包括晶体管M1～M13，晶体管M1、M2、M3、M4、M5相互并联，各自的源端分别连接电源，各自的漏端分别连接，晶体管M6的漏端与栅级和晶体管M7的栅级，晶体管M6、M7组成一个电流镜，晶体管M7、M8串联，晶体管M8、M9组成缓冲器的第一级反相器，晶体管M10，M11，M12，M13，串联组成缓冲器的第二级反相器，缓冲器的充、放电电流受到数字控制电流源的控制，当晶体管M5常开时，通过开启或者关闭M1～M4来调整流过缓冲器的电流，实现延时变化。采用本发明后，数字控制向量直接对应延时值，降低了设计难度，提高电路的可重用性。

主权项

用于实现纳米级延时的电路结构，其特征在于：包括晶体管M1～M13，晶体管M1、M2、M3、M4、M5相互并联，各自的源端分别连接电源，各自的漏端分别连接晶体管M6的漏端与栅级和晶体管M7的栅级，晶体管M6、M7组成一个电流镜，晶体管M7、M8串联，晶体管M8、M9组成缓冲器的第一级反相器，晶体管M10，M11，M12，M13，串联组成缓冲器的第二级反相器，缓冲器的充、放电电流受到数字控制电流源的控制，当晶体管M5常开时，通过开启或者关闭M1～M4来调整流过缓冲器的电流，实现延时变化。