| 主权项 |
一种有限脉冲响应FIR滤波器，其特征在于，包括：滤波系数提供模块，用于预存K个滤波系数；在第n个运算周期，接收到读使能信号后，提供1个滤波系数H(i)；待滤波数据提供模块，用于预存NX个待滤波数据；在第n个运算周期，接收到读使能信号后，提供1个待滤波数据组，该待滤波数据组包括BS个待滤波数据：X(nBS‑i)，X(nBS‑i+1)，……，X[(n+1)BS‑i‑1]，当待滤波数据的向量索引小于0时，该待滤波数据以0代替；乘法器，包括并行的BS个乘法单元；每一个乘法单元均与所述滤波系数提供模块和所述待滤波数据提供模块相连接，用于实现所述待滤波数据组中对应的1个待滤波数据与所述滤波系数H(i)的乘积运算；累加器，其控制端与比较器相连接，包括并行的BS个累加单元；每一累加单元与对应的乘法单元和累加寄存器中寄存单元相连接，用于实现所述乘法单元的当前乘积结果与所述寄存单元的中间数据的累加运算；所述累加器还用于：当接收到所述比较器的输出有效信号时，将BS个累加结果作为第n组滤波结果输出；否则，将所述BS个累加结果作为中间数据分别输出至累加寄存器中对应的寄存单元；所述累加寄存器，包括BS个寄存单元；每一寄存单元的输入端和输出端分别与相应累加单元的输出端和输入端相连接，用于存放所述累加运算的中间数据；所述比较器，用于进行运算序号与滤波系数个数K的比较运算，当运算序号＝K‑1时，向所述累加器发送输出有效信号，随后执行第n+1个运算周期，所述运算序号为在第n个运算周期中，已经完成的乘积运算或累加运算的次数。 |
