| 发明名称 | 半导体装置的制造方法 | ||
| 摘要 | 本发明可以抑制由半导体层与绝缘膜的界面态密度增加所引起的迁移率和可靠性的降低。包括以下工序：形成由控制栅电极和层间绝缘膜交替层叠而成的层叠结构的工序；沿上述控制栅电极和上述层间绝缘膜的层叠方向形成贯通上述层叠结构的贯通孔的工序；形成覆盖上述贯通孔的内侧表面的第1绝缘膜的工序；形成覆盖上述第1绝缘膜的内侧表面的电荷蓄积部的工序；形成覆盖上述电荷蓄积部的内侧表面的第2绝缘膜的工序；形成覆盖上述第2绝缘膜的内侧表面的半导体层的工序；以及，在含氧气氛中、在600℃以下的温度下进行热处理，以使上述半导体层与上述第2绝缘膜的界面被氧化的工序。 | ||
| 申请公布号 | CN102498561A | 申请公布日期 | 2012.06.13 |
| 申请号 | CN200980161479.4 | 申请日期 | 2009.09.17 |
| 申请人 | 株式会社东芝 | 发明人 | 松下大介;加藤弘一;三谷祐一郎 |
| 分类号 | H01L21/8247(2006.01)I;H01L21/316(2006.01)I;H01L21/336(2006.01)I;H01L27/115(2006.01)I;H01L29/78(2006.01)I;H01L29/786(2006.01)I;H01L29/788(2006.01)I;H01L29/792(2006.01)I | 主分类号 | H01L21/8247(2006.01)I |
| 代理机构 | 中国国际贸易促进委员会专利商标事务所 11038 | 代理人 | 吴宗颐 |
| 主权项 | 半导体装置的制造方法，其特征在于，包括以下工序：形成由控制栅电极和层间绝缘膜交替层叠而成的层叠结构的工序；沿上述控制栅电极和上述层间绝缘膜的层叠方向形成贯通上述层叠结构的贯通孔的工序；形成覆盖上述贯通孔的内侧表面的第1绝缘膜的工序；形成覆盖上述第1绝缘膜的内侧表面的电荷蓄积部的工序；形成覆盖上述电荷蓄积部的内侧表面的第2绝缘膜的工序；形成覆盖上述第2绝缘膜的内侧表面的半导体层的工序；和在含氧气氛中、在600℃以下的温度下进行热处理，由此将上述半导体层与上述第2绝缘膜的界面氧化的工序。 | ||
| 地址 | 日本东京都 | ||