发明名称 一种电感应的可变浅结作为源漏区的浮栅型快闪存储器
摘要 一种可变浅结作为源漏区的浮栅结构快闪存储器,在基底P型半导体材料上方的两侧设有重掺杂N型半导体区域分别构成源极、漏极,基底区域的正上方依次设有底部遂穿层、浮栅存储层和顶部阻挡层,顶部阻挡层上方设有控制栅极;其中,浮栅存储层采用分裂结构,位于沟道正上方的局部区域内;浮栅存储层和源、漏区之间P型基底的上方是厚的栅氧化层,其上方为控制栅极。沟道指基底区域的形状;P型基底与浮栅存储层之间的底部遂穿层在低场下防止浮栅存储层中存储的电荷向基底流失,在编程和擦除高场下使电荷通过底部遂穿层并到达浮栅存储层,解决非挥发性快闪存储器的栅长缩小时受到严重的短沟道效应问题。
申请公布号 CN102496629A 申请公布日期 2012.06.13
申请号 CN201110377486.7 申请日期 2011.11.24
申请人 南京大学 发明人 徐跃;闫锋;濮林;纪小丽
分类号 H01L29/788(2006.01)I;H01L29/06(2006.01)I;H01L29/08(2006.01)I;G11C16/06(2006.01)I 主分类号 H01L29/788(2006.01)I
代理机构 南京天翼专利代理有限责任公司 32112 代理人 陈建和
主权项 一种可变浅结作为源漏区的浮栅结构快闪存储器,其特征是存储器结构为:在基底P型半导体材料上方的两侧设有重掺杂N型半导体区域分别构成源极、漏极,基底中央区域的正上方依次设有底部遂穿层、浮栅存储层和顶部阻挡层,顶部阻挡层上方设有控制栅极;其中,浮栅存储层采用分裂结构,位于沟道中央正上方的局部区域内,顶部阻挡层将浮栅存储层和源极、漏极隔离开;浮栅存储层和源、漏区之间P型基底的上方是厚的栅氧化层,其上方为控制栅极。沟道指基底中央区域的形状;P型基底与浮栅存储层之间的底部遂穿层在低场下防止浮栅存储层中存储的电荷向基底流失,在编程和擦除高场下使电荷通过底部遂穿层并到达浮栅存储层;控制栅极和浮栅存储层之间的顶部阻挡层是阻止浮栅存储层上存储的电荷流失到控制栅极;底部遂穿层绝缘介质材料为:SiO22‑8nm,HfO2,Al2O3,ZrO2或Ta2O3,其等效SiO2厚度为2‑8nm;顶部阻挡层介质材料为:SiO2/Si3N4/SiO2,等效SiO2厚度为12‑20nm,SiO210‑20nm,HfO2,Al2O3,ZrO2或Ta2O3,其等效SiO2厚度为12‑20nm;浮置栅存储层材料为:10‑100nm的多晶硅或者硅纳米晶;控制栅极材料为:100‑1000nm多晶硅或金属电极;厚栅氧化层绝缘介质材料为:SiO215‑25nm,HfO2,Al2O3,ZrO2或Ta2O3,其等效SiO2厚度为15‑25nm。
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