| 摘要 |
<p>본 발명은 패턴밀도 차이에 의해 발생되는 일정 영역의 하부 금속배선 데미지를 억제하여 상·하부 금속배선 간의 전기적 연결 특성을 개선시킬 수 있을 뿐만 아니라, 패턴밀도가 서로 다른 제1 및 제2 영역 간의 상부 금속배선 두께를 일정하게 하여 제1 및 제2 영역 간의 저항 차이를 감소시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 패턴 밀도가 서로 다른 제1 및 제2 영역으로 정의된 기판을 제공하는 단계와, 상기 기판 상에 상기 제1 및 제2 영역 별로 하부 금속배선을 개재한 제1 층간절연막을 형성하는 단계와, 상기 하부 금속배선을 포함한 상기 제1 층간절연막 상에 제1 식각정지막, 제2 층간절연막, 제2 식각정지막 및 제3 층간절연막을 순차적으로 증착하는 단계와, 상기 제3 층간절연막 상부에 상기 제1 및 제2 식각정지막과의 식각선택비가 동일한 물질로 트렌치 형성용 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 덮도록 상기 제3 층간절연막 상에 비아홀 형성용 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 통해 상기 제3 층간절연막 및 제2 식각정지막을 식각하여 상기 제1 영역에 복수의 제1 비아홀을 형성하는 동시에 상기 제2 영역에 제2 비아홀을 형성하는 단계와, 상기 감광막 패턴을 제거하여 상기 제1 및 제2 비아홀 상부에 각각 제1 및 제2 트렌치를 형성하는 단계와, 상기 제1 및 제2 영역 각각에 상기 제1 식각정지막이 잔류하도록 상기 하드마스크 패턴과의 식각선택비를 이용해 상기 제1 및 제2 비아홀 저부의 상기 제1 층간절연막을 식각하는 단계와, 상기 제1 및 제2 비아홀 저부의 상기 하부 금속배선이 각각 노출되도록 상기 제1 식각정지막을 식각하는 단계와, 상기 제1 및 제2 트렌치가 매립되는 제1 및 제2 상부 금속배선을 각각 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.</p> |
