针对AES对称加密算法的指令优化处理器

摘要

本实用新型公开了针对AES对称加密算法的指令优化处理器，它主要由数据存储器、代码存储器、寄存器堆和流水线四部分组成；其中：所述流水线包括取址单元、译码单元、执行单元和流水线控制器。利用本实用新型的指令优化方法，在执行效率方面，通过周期级仿真统计出AES_ASIP运行AES加密算法所需要的时钟周期数，相对ARM处理器减少了57.3x%，极大地提高了算法的执行效率；在代码空间方面在ARM处理器上指令代码占用783bytes内存空间，而在AES_ASIP上指令代码仅占用416bytes，节省了46.6x%的代码内存空间。

主权项

一种针对AES对称加密算法的指令优化处理器，其特征是，它主要由数据存储器、代码存储器、寄存器堆和流水线四部分组成；其中：所述流水线包括取址单元、译码单元、执行单元和流水线控制器，所述取址单元的输出端与流水线寄存器Ⅰ的输入端连接，流水线寄存器Ⅰ的输出端与译码单元的输入端连接，译码单元的输出端与流水线寄存器Ⅱ的输入端连接，流水线寄存器Ⅱ的输出端与执行单元的输入端连接；所述数据存储器和执行单元双向连接；代码存储器的输出端与取址单元的输入端连接；流水线控制器的输出端分别与寄存器堆，流水线寄存器Ⅰ和流水线寄存器Ⅱ的输入端连接；译码单元的输出端与流水线控制器的输入端连接。