| 发明名称 | 半导体集成电路器件 | ||
| 摘要 | 本发明提供一种半导体集成电路器件，能在具有贯通孔的层叠结构的半导体芯片中实现高速的芯片间通信。在层叠为N级的半导体芯片(3001～300N)的贯通孔路径中，在各半导体芯片(3001～300N)内设置循环缓冲电路(301)。例如，由半导体芯片(300N)的输出缓冲电路(107)发送的信号经由各半导体芯片(3001～300N)的循环缓冲电路(301)而传输至半导体芯片(3001)的输入缓冲电路(108)。各循环缓冲电路(301)能够将其输入侧和输出侧的阻抗分离，因此，能减少由寄生于各半导体芯片(3001～300N)的贯通孔路径的寄生电容引起的波形品质的劣化，并能高速传输信号。 | ||
| 申请公布号 | CN101826515B | 申请公布日期 | 2012.05.30 |
| 申请号 | CN201010110092.0 | 申请日期 | 2010.02.02 |
| 申请人 | 株式会社日立制作所 | 发明人 | 古田太;长田健一;佐圆真 |
| 分类号 | H01L25/00(2006.01)I | 主分类号 | H01L25/00(2006.01)I |
| 代理机构 | 北京市金杜律师事务所 11256 | 代理人 | 王茂华 |
| 主权项 | 一种半导体集成电路器件，其特征在于，包括层叠装载的、利用贯通孔路径与自身之外的半导体芯片之间进行信号传输的多个半导体芯片，上述多个半导体芯片各自具有：位于上述贯通孔路径内且形成于电路形成面上的第一节点；位于上述贯通孔路径内且形成于与上述电路形成面相对的半导体基板面上的第二节点；以及插入在上述第一节点与上述第二节点之间，用于将上述第一节点的阻抗与上述第二节点的阻抗分离的缓冲电路。 | ||
| 地址 | 日本东京都 | ||