| 主权项 |
双可编程减法分频器，包括可预置减1计数器、逻辑比较器和两个寄存器，其特征在于：所述的可预置减1计数器包括N级可预置T触发器和M级与门，N≥3、M=N‑2；所述的可预置T触发器包括数据输入端口、时钟输入端口、使能信号输入端口、预置数输入端口、同相输出端口、反相输出端口；使能信号输入端口有效时，在时钟信号作用下，预置数输入端口的信号直接输出到同相输出端口；使能信号输入端口无效时，在时钟信号作用下，数据输入端口的信号直接输出到同相输出端口；所有的可预置T触发器的使能信号输入端口连接作为可预置减1计数器的使能信号输入端、时钟输入端口接外部时钟信号、预置数输入端口按照顺序分别接第一寄存器输出的相应位，第n级可预置T触发器的预置数输入端口接第一寄存器输出的第n位，第n级可预置T触发器的同相输出端口作为可预置减1计数器输出的第n位，1≤n≤N；第一级可预置T触发器的数据输入端口接高电平，反相输出端口与第二级可预置T触发器的数据输入端口以及各级与门的一个输入端口连接；第二级可预置T触发器的反相输出端口与各级与门的另一个输入端口连接；如N≥4，则第m级可预置T触发器的数据输入端口与第k级与门的输出端口连接，反相输出端口与第j级至第M级的与门的又一个输入端口连接， 3≤m≤N‑1、k=m‑2、j=k‑1；所有中间级的可预置T触发器的反相输出端口分别与各级与门各输入端口连接；最末级可预置T触发器的反相输出端口QN悬空；所述的逻辑比较器包括N级异或门和一个或非门，各级异或门的输出端口与或非门的各个输入端口连接，或非门的输出端口作为逻辑比较器的输出端，并与可预置减1计数器的使能信号输入端连接，各级异或门的一个输入端口按照顺序分别接可预置减1计数器输出的相应位，各级异或门的另一个输入端口按照顺序分别接第二寄存器输出的相应位；第一寄存器的输入端连接第一外部预置数，第二寄存器的输入端连接第二外部预置数，逻辑比较器的输出端口作为双可编程减法分频器的输出端。 |
