动态可重构总线宏结构

摘要

本发明属于微电子技术领域，具体涉及一种基于纵向CLB的FPGA的，应于用动态可重构硬件的总线宏结构。该总线宏的CLB单元配置有4种，分别对应信号传输的4个方向：从左往右，从右往左，从上往下，从下往上，其中水平走向的两种宏能作为同一列总线宏使用，用于将电路纵向切割；垂直走向的两种宏能作为同一行总线宏使用，用于将电路水平切割。这种总线宏结构精确地将FPGA内的可重构硬件电路从物理上纵向或横向分割为固定逻辑和动态可重构逻辑，从而使动可重构逻辑在被外部电路重构时不影响固定逻辑部分。

主权项

一种基于纵向CLB的现场可编程门阵列FPGA的动态可重构总线宏结构，其特征在于利用两列相邻的CLB作为总线宏将电路纵向分割为固定逻辑和动态可重构逻辑，所述总线宏的CLB单元配置有4种：信号传输方向为从左往右时使用的总线宏单元，记为A单元，信号传输方向为从右往左时使用的总线宏单元，记为B单元，信号传输方向为从上往下时使用的总线宏单元，记为C单元，信号传输方向为从下往上时使用的总线宏单元，记为D单元；水平走向的两种宏能作为同一列总线宏使用，用于将电路纵向切割；垂直走向的两种宏能作为同一行总线宏使用，用于将电路水平切割；每个总线宏单元包含输入边界SLICE和输出边界SLICE两个SLICE，从输入边界SLICE的输出到输出边界SLICE的输入使用的互连资源是固定的；在4个总线宏单元里，固定使用的互连资源为：A单元和B单元中，输入边界SLICE的查找表输出通过输出多路选择器直接进入输出边界SLICE下的输入多路选择器最邻近的端口；D单元中，利用快速进位链实现从下往上的互连；C单元中，通过通用布线矩阵来完成互连；其中，CLB代表可配置逻辑模块，SLICE代表逻辑片。