一种多核处理器片内数据总线

摘要

一种多核处理器片内数据总线，包括具有与内核(101)一一对应的路由控制单元(102)；路由控制单元(102)与内核(101)之间具有内核数据传输总线，并且相邻路由控制单元(102)之间还有2对、3对或4对路由数据传输总线；所述路由控制单元(102)同时具有静态路由交换单元和动态路由交换单元。本发明的总线网络结构，在实现高吞吐率的数据流传递的同时，又实现了灵活的数据变量的传递。

主权项

一种多核处理器片内数据总线，其特征在于：具有与内核(101)一一对应的路由控制单元(102)；路由控制单元(102)与内核(101)之间具有内核数据传输总线，相邻路由控制单元(102)之间具有路由数据传输总线(105)，所述路由控制单元(102)构成mesh结构；所述路由控制单元(102)同时具有静态路由交换单元和动态路由交换单元；所述静态路由交换单元，包括静态路由器(11)、DMA输入器(12)和DMA输出器(13)，静态路由器(11)包括4个外部输入端和1个内核输入端，以及4个外部输出端和1个内核输出端；4个外部输入端与4个外部输出端分别与路由数据传输总线相连；1个内核输入端与内核数据传输总线直接相连或经DMA输入器(12)后与内核数据传输总线相连；1个内核输出端与内核数据传输总线直接相连或经DMA输出器(13)后与内核数据传输总线相连；所述动态路由交换单元，包括输入控制器(21)和动态路由器(22)；所述输入控制器(21)，具有5个输入端与5个输出端，其中5个输入端分别与内核数据传输总线和路由数据传输总线的输入端相连；所述动态路由器(22)具有5个输入端与5个输出端，其中动态路由器(22)的5个输入端分别与输入控制器(21)的5个输出端相连，动态路由器(22)中的有4个输出端与数据传输总线相连，1个输出端与内核数据传输总线相连；所述输入控制器(21)包括输入仲裁(211)和5个输入缓冲(212)，5个输入缓冲(212)在输入仲裁(211)的控制下将从5个输入端输入的数据缓冲输出，输入仲裁(211)根据输入缓冲(212)的反馈状态对5个输入缓冲(211)进行选通控制；所述动态路由器(22)包括路由逻辑(221)和交叉路由(222)，交叉路由(222)在路由逻辑(221)的控制下对5个输入端的数据动态路由输出；