高度紧凑的非易失性存储器及其方法

摘要

本发明揭示一种能够使用多个读取/写入电路对大量存储单元进行并行读取和写入的非易失性存储装置，其具有一可将所述多个读取/写入电路中的冗余度降至最低的架构。所述多个读取/写入电路组织为一排相似的组件栈。在一个方面中，每一组件栈均将各个组件的不需要并行使用的共用子组件析出，并将其作为一共用组件以串行方式共享。其他方面包括不同组件之间的串行总线通信、与所述多个读取/写入电路相关联的紧凑的具有I/O功能的数据锁存器、及一允许读取和编程一行邻接的存储单元或该行邻接的存储单元的一段的架构。本发明的各个方面组合实现了高性能、高精度及高紧凑性。

主权项

一种非易失性存储装置，其包括：一多电平存储单元(300)阵列，其可通过复数条字线及位线寻址；一群组读取/写入电路，其用于通过相关联的一群组位线对一群组存储单元进行并行操作，所述群组存储单元的存储单元与所述字线的一者连接，且每一读取/写入电路连接均划分为一核心部分(210)及一共用部分(220)；所述群组读取/写入电路(370)经组织为其多个子组，其中每一子组形成一读取/写入电路栈(400)，所述读取/写入电路栈包含来自所述子组的各自读取/写入电路的多核心部分(410)，其中每一者耦合到位线；其中每一核心部分包含一检测放大器(212)，所述检测放大器经设置以检测所述阵列的寻址存储器单元的导电电流电平；其中每一子组进一步包含至少一共用部分(420)，所述共用部分包含一处理器(222)，所述处理器(222)连接到所述子组的所述多核心部分(410)中任一者并经设置以处理与所述子组的所述多核心部分相关联的数据；以及其中每一共用部分中的所述处理器(222)经连接以从所述检测放大器(212)接收所检测的导电电流电平，并经设置来计算来自所检测的导电电流电平的数据位组。