D锁存器和应用该D锁存器的50%占空比三分频器

摘要

本发明公开了一种D锁存器和应用该D锁存器的50％占空比三分频器，D锁存器由相位切换控制模块控制时钟触发的极性，并控制由数据输入输出模块输出数据信号，或者控制由数据锁存模块锁存数据信号并输出。本发明提供的D锁存器实现了时钟上升沿和下降沿均可对其触发，并利用本发明提供的D锁存器连接组成三分频器，输出50％占空比的三分频信号。

主权项

一种D锁存器，其特征在于，包括：与参考电压输入端相连的参考电压转换和电流供电模块；所述参考电压输入信号经过参考电压转换和电流供电模块，提供电路所需的电流；与相位切换控制输入端相连的电平转换模块；所述参考电压转换和电流供电模块与所述电平转换模块相连接；与所述电平转换模块相连接的相位切换模块；相位切换控制输入信号经过所述电平转换模块后，转换成合适的电平，控制相位切换模块；通过所述参考电压转换和电流供电模块与差分时钟信号输入端相连的时钟输入模块；所述时钟输入模块与所述相位切换模块相连接；所述相位切换模块决定时钟触发的极性；分别与所述相位切换模块相连接的数据输入输出模块和数据锁存模块；所述数据输入输出模块与差分数据信号输入端相连接；所述相位切换模块控制数据输入输出模块输出时钟触发时刻所对应的数据信号，或者控制数据锁存模块锁存时钟触发前一时钟所对应的数据信号并输出；其中，所述电平转换模块包括第一晶体管和第二晶体管，所述相位切换模块包括第三晶体管、第四晶体管、第五晶体管和第六晶体管；所述第一晶体管的基极和第二晶体管的基极分别与相位切换控制输入端相连；所述第一晶体管的发射极和第二晶体管的发射极分别与参考电压转换和电流供电模块相连；所述第一晶体管的发射极分别与第三晶体管的基极和第六晶体管的基极相连；所述第二晶体管的发射极分别与所述第四晶体管的基极和第五晶体管的基极相连；所述第一晶体管的集电极和第二晶体管的集电极分别与电源相连；所述第三晶体管的发射极和第四晶体管的发射极相连后，与所述时钟输入模块相连；所述第五晶体管的发射极和第六晶体管的发射极相连后，与所述时钟输入模块相连；所述第三晶体管的集电极与所述第五晶体管的集电极相连后，与所述数据输入输出模块相连；所述第四晶体管的集电极与所述第六晶体管的集电极相连后，与所述数据锁存模块相连；所述第四晶体管和第五晶体管的基极相连。