半导体非易失性存储器

摘要

EPROM等半导体非易失性存储器包括：存储器阵列部(2)；多个存储区域(3A、3B)；时序电路(5)；写入读出部(4B、7、16、17、18)；锁存电路(8A、8B)；和选择驱动部(9、10、11、14、15)。当接通电源时，利用时序电路(5)自动地产生控制信号、存储单元地址、以及提供给锁存电路(8A、8B)的锁存选择信号，而不论外部的控制信号为何；并进行对预先存储在存储区域(3A、3B)的存储单元(2a)中的修正、冗余信息的读出动作。将所读出的信息锁存于锁存电路(8A、8B)中，并利用该信息进行对存储器阵列部(2)的修正、冗余处理。根据本发明，使封装组装后的修正、冗余信息的改写成为可能。

主权项

一种半导体非易失性存储器，其特征在于包括：配置有多个第1非易失性存储单元的存储器阵列部；配置于上述存储器阵列部内、分别具有存储相同的规定信息的多个第2非易失性存储单元的多个存储区域；接通电源时以规定的定时产生存储地址、锁存选择信号以及控制信号的时序电路；根据上述存储地址以及上述控制信号，对于上述存储器阵列部以及上述存储区域进行信息的写入与读出的写入读出部；利用上述锁存选择信号，将由上述写入读出部读出的上述规定信息进行锁存的锁存电路；和根据上述存储地址以及上述锁存电路中锁存的上述规定信息，选择上述第1以及第2非易失性存储单元，并施加规定电压来驱动的选择驱动部，其中上述多个存储区域构成为与设置在上述存储区域的上述第2非易失性存储单元直接相连的存储单元选择用字线是不共用的，上述选择驱动部具有内置电源电路，该内置电源电路根据上述锁存电路所锁存的上述规定信息，在通常的读出动作中，以产生参考电压的参考电压产生电路的输出电压为基准，产生施加于上述第1和第2非易失性存储单元的电压；在利用电源电压接通电源时的读出动作中，以上述电源电压的分压为基准，产生施加于上述第1和第2非易失性存储单元的电压，上述多个第2非易失性存储单元分别存储0、1这两种逻辑信息值作为上述规定信息，上述时序电路包括判断单元，上述判断单元在上述电源接通时的读出动作中，通过上述写入读出部重复进行上述多个第2非易失性存储单元的读出，并对这些读出的逻辑值的全部是否与上述逻辑信息值一致进行判断，当判断结果为全部一致时，利用上述写入读出部读出上述规定信息。