一种集成电路门电路识别方法

摘要

本发明公开了一种集成电路门电路识别方法，属于半导体集成电路设计自动化领域，主要用于后端版图设计时的版图与原理图一致性检查(LVS-Layout Versus Schematic)。在超大规模乃至甚大规模集成电路设计中，版图规模急剧膨胀，识别门电路可以降低LVS的数据处理规模，从而提高效率，有效缩短版图设计的迭代周期。本发明从电路网表中识别串联结构(SERIES-STRUCTURE)、上拉结构(PULL-UP-STRUCTURE)和下拉结构(PULL-DOWN-STRUCTURE)、与非门(NAND)和或非门(NOR)、反相器(INV)。

主权项

本发明提供一种集成电路门电路识别方法，其特征是先识别复杂门电路‑与非门(NAND)和或非门(NOR)，再识别简单门电路‑反相器(INV)。