发明名称 |
半导体器件的制造方法 |
摘要 |
本发明提供一种半导体器件的制造方法。在以往构造中,在设置于连接插塞上的绝缘层的开口部内淀积导电膜时,导电膜有可能在连接插塞的表面和开口部的内表面上不能连续形成,可能导致连接插塞与导电膜的电连接可靠性降低。在本发明中,配置有连接插塞的连接插塞区域具有由第1长度方向和第1宽度方向形成的长尺形状,从设置于连接插塞上的绝缘层的开口部露出的开口区域具有由第2长度方向和第2宽度方向形成的长尺形状,在设置开口部时的蚀刻工序中,配置成:连接插塞区域的第1长度方向与开口区域的第2长度方向形成规定角度地交叉。由此,可提高连接插塞与淀积在开口部内的导电膜的电连接可靠性。 |
申请公布号 |
CN101034681B |
申请公布日期 |
2012.04.04 |
申请号 |
CN200710002421.8 |
申请日期 |
2007.01.17 |
申请人 |
冲电气工业株式会社 |
发明人 |
猪股大介 |
分类号 |
H01L21/768(2006.01)I;H01L23/522(2006.01)I |
主分类号 |
H01L21/768(2006.01)I |
代理机构 |
北京集佳知识产权代理有限公司 11227 |
代理人 |
雒运朴;徐谦 |
主权项 |
一种半导体器件的制造方法,其特征在于,包括:在形成在基底层上的第1绝缘层上,形成表面从上述第1绝缘层露出、且贯穿上述第1绝缘层地与上述基底层电连接的导电性连接插塞的工序;在上述连接插塞的上述表面上和上述第1绝缘层上,形成第2绝缘层的工序;在上述第2绝缘层上,设置露出上述连接插塞和上述第1绝缘层的开口部的蚀刻工序;在上述第2绝缘层上和上述开口部内淀积导电膜的工序;和将所淀积的上述导电膜图形化而在上述第2绝缘层上形成与上述连接插塞电连接的布线层的工序;上述连接插塞的作为上述表面的连接插塞区域,具有由第1长度方向和第1宽度方向形成的长尺形状,从上述开口部露出的开口区域具有由第2长度方向和第2宽度方向形成的长尺形状,上述连接插塞区域和上述开口区域被互相配置成,上述连接插塞区域的第1长度方向的两边缘部从上述开口区域中突出出来,并且上述开口区域的第2长度方向的两边缘部从上述连接插塞区域中突出出来,在上述蚀刻工序中,对上述开口部进行对位,使得上述连接插塞区域的上述第1长度方向与上述开口区域的上述第2长度方向形成规定角度地交叉。 |
地址 |
日本东京都 |