| 主权项 |
1.一种可进行热电洞注入抹除的快闪记忆体制造方法,包括下列步骤:提供一矽基底,其被轻度掺植第一种导电性质的杂质,可具有场区氧化层区隔出预计的元件区;形成第一层隧穿氧化层;上光阻,暴露出指定要形成热电洞抹除区的区域,再进行离子植入步骤,植入高浓度的第一种导电性质离子,形成所要的热电洞抹除区;维持该光阻未去除的状态,将热电洞抹除区上方,暴露出的第一隧穿氧化层蚀刻掉,再将光阻去除;形成第二电晶体层隧穿氧化层;形成浮动闸极、闸极之间的介电绝缘层、控制闸极、以及具有第二种导电性质的源极/汲极区,完成快闪记忆体的电晶体元件;提供适当的金属导线,以连接电晶体元件形成所要的快闪记忆体。2.如申请专利范围第1项所述之制造方法,其中在形成热电洞抹除区的制程中,系将热电洞抹除区形成在靠近源极侧,且实质上占通道区域的一小部份。3.如申请专利范围第2项所述之制造方法,其中所形成的第一层隧穿氧化层厚度约为100-120,而且所形成的第二层隧穿氧化层约为,缘此在热电洞抹除区上方系形成厚度约100的薄隧穿氧化层,在其他区域则形成厚度约为-的较厚隧穿氧化层。4.如申请专利范围第3项所述之制造方法,其中该第一种导电性质为 P 型导电性质,而第二种导电性质则为N 型导电性质。5.如申请专利范围第4项所述之制造方法,其中在形成热电动抹除区的离子植入步骤中,系采用硼离子,掺入量约为 110C^12C-10C^14Catoms/cmC^2C。6.如申请专利范围第4项所述之制造方法,其中在形成热电动抹除区的离子植入步骤中,系采用BFC_2C离子,掺入量约为 110C^12C-10C^14Catoms/cmC^2C。7.一种可进行热电洞注入抹除的快闪记忆体包括:一矽基底,其被轻度掺植第一种导电性质的杂质,而且具有场区氧化层区隔出元件区;具有第二种导电性质的源极/汲极区形成在矽基底的元件区中;具有第一种导电性质的热电洞抹除区形成在源极侧,而且实质上占通道区域的一小部分;隧穿氧化层,形成在矽基底的通道区域表面上,而且在热电洞抹除区上方的部份,厚度实质上较薄,其他部份的厚度则较厚;浮动闸极,形成在隧穿氧化层之上;闸极之间的介电绝缘层,形成在浮动闸极之上;控制闸极,形成在闸极之间的介电绝缘层之上;以及通当的金属导线,用以连接电晶体元件形成所要的快闪记忆体。8.如申请专利范围第7项所述之可进行热电洞注入抹除的快闪记忆体,其中该隧穿氧化层在热电洞抹除区上方的部份,厚度约为100,而其他部份的厚度则约为-250。9.如申请专利范围第8项所述之可进行热电洞注入抹除的快闪记忆体,其中该第一种导电性质为 P 型导电性质,而第二种导电性质则为 N 型导电性质。10.如申请专利范围第9项所述之可进行热电洞注入抹除的快闪记忆体,其中该浮动闸极和控制闸极皆采用复晶矽材料,而且该闸极之间的介电绝缘层则采用ONO结构。第1图是依照本发明一较佳实施例,一种可进行热电洞注入抹除的快闪记忆体积体电路之上视布局示意图。第2A至2D图是依照本发明一较佳实施例,一种可进行热电洞注入抹除的快闪记忆体制造方法的流程,这些剖面示意图是沿着第1图的Ⅱ-Ⅱ线方向剖开的视图,而且第2D图特别予以放大,以便更清楚显示本发明的快闪记忆体结构。第3A至3D图是对应于第2A至2D的剖面示意图,同样用来绘示本发明可进行热电洞注入抹除的快闪记忆体流程,但是系沿着 |
