| 主权项 |
1.一种半导体记忆装置,其特征在于包含有:一记忆胞(2);一连接至该记忆胞(2),用以读出该记忆胞之资讯的位元线(BL);一用以在进行该记忆胞资讯之读出之前,先根据被输入之预充电信号(PS)被活化,而将电荷注入该位元线(BL)的预充电电路(6);以及,一在该预充电电路(6)对该位元线(BL)进行电荷注入时,根据该预充电信号(PS)而被活化,而限制一所要被注入该位元线(BL)之电荷量的降压电路(5)。2.一种半导体记忆装置,其特征在于包含有:一记忆胞(2);一连接至该记忆胞(2),用以读出该记忆胞之资讯的位元线(BL);一用以在进行该记忆胞资讯之读出之前,先根据被输入之预充电信号(PS)被活化,而将电荷注入该位元线(BL)的预充电电路(6);以及,一用以在该预充电电路(6)所致之电荷注入结束之后,到因该记忆胞(2)之记忆胞资讯及该预充电信号(PS)而使该位元线(BL)之电荷被抽走期间,将电荷供给至该位元线(BL)的电荷补偿电路(3)。3.一种半导体记忆装置,其根据预充电信号(PS)将一预充电电压(Vp)施加至一受写入有记忆胞资讯之记忆胞电晶体(2)的汲极上,并在进行读出该记忆胞资讯之动作时,以判定电路(1a),来检出该预充电电压(Vp)因一由该记忆胞电晶体(2)所读出之记忆胞资讯所致之变化,而由该判定电路(1a)输出一输出资料(Dout);其特征在于:在预充电动作时,由一根据该预充电信号(PS)而被活化,并将高电位侧电源(Vcc)降压后输出之降压电路(5)供应该预充电电压(Vp)给该记忆胞电晶体(2)。4.如申请专利范围第3项所述之半导体记忆装置,其特征在于该降压电路系由至少一会根据预充电信号(PS)而被ON之N通道 MOS 电晶体(Tr11)所构成。5.如申请专利范围第3项所述之半导体记忆装置,其特征在于:该降压电路由多数个电晶体(Tr11.Tr15.Tr16.Tr17)串联连接于高电位侧电源(Vcc)与低电位侧电源(GND)之间而构成,且至少其中之一电晶体(Tr11)根据预充电信号(PS)被ON ,而以该等各电晶体(Tr11.Tr15.Tr16.Tr17)依据电阻分压而降低该高电位侧电源电压,来作为该预充电电压(Vp)供给至该记忆胞电晶体(2)。6.如申请专利范围第3项所述之半导体记忆装置,其特征在于该降压电路由:一会根据该预充电信号(PS)而被ON之N 通道MOS 电晶体(Tr11);以及一介于该N 通道MOS电晶体(Tr11)与记忆胞电晶体(2)之间之空乏型N通道 MOS电晶体(Tr18)所构成,且该空乏型N通道MOS电晶体(Tr18)之闸极连接至其汲极。7.如申请专利范围第3项所述之半导体记忆装置,其特征在于该判定电路(1a)之输入端上,连接有一回授电路(3),此电路在记忆胞资讯读出动作时,当该记忆胞电晶体(2)要输出一“H"准位之记忆胞资讯时,会根据该判定电路(1a)之一依该预充电电压(Vp)而成之输出信号及该预充电信号(PS),而被活化,进而维持该预充电电压(Vp)。图示简单说明:第一图为本发明之原理说明图。第二图为第一实施例之电路图。第三图为第二实施例之电路图。第四图为习知例之电路图。 |
